《设计任意进制计数器》的实验报告
任意进制计数器的设计
任意进制计数器的设计【摘要】计数器集成芯片一般有4位二进制、8位二进制或十进制计数器，而在实际应用中，往往需要设计一个任意n进制计数器，本文给出它的设计方法和案例。
【关键词】计数器；清零一、利用反馈清零法获得计数器1 集成计数器清零方式异步清零方式：与计数脉冲cp无关，只要异步清零端出现清零信号，计数器立即被清零。
此类计数器有同步十进制加法计数器ct74ls160、同步4位二进制加法计数器ct74ls161、同步十进制加/减计数器ct74ls192、同步4位二进制加/减计数器ct74ls193等。
同步清零方式：与计数脉冲cp有关，同步清零端获得清零信号后，计数器并不立刻被清零，只是为清零创造条件，还需要再输入一个计数脉冲cp，计数器才被清零。
属于此类计数器有同步十进制加法计数器ct74ls162、同步4位二进制加法计数器ct74ls163、同步十进制加/减计数器ct74ls190、同步4位二进制加/减计数器ct74ls191等。
2 反馈清零法对于异步清零方式：应在输入第n个计数脉冲cp后，利用计数器状态sn进行译码产生清零信号加到异步清零端上，立刻使计数器清零，即实现了n计数器。
在计数器的有效循环中不包括状态sn，所以状态sn只在极短的瞬间出现称为过渡状态。
对于同步清零方式：应在输入第n-1个计数脉冲cp后，利用计数器状态sn-1进行译码产生清零信号，在输入第n个计数脉冲cp 时，计数器才被清零，回到初始零状态，从而实现n计数器。
可见同步清零没有过渡状态。
利用计数器的清零功能构成n计数器时，并行数据输入端可接任意数据，其方法如下：①写出n计数器状态的二进制代码。
异步清零方式利用状态sn，同步清零方式利用状态sn-1。
②写出反馈清零函数。
③画逻辑图。
例1 试用ct74ls160的异步清零功能构成六进制计数器。
解：①写出sn的二进制代码。
sn=s6=0110②写出反馈清零函数。
③画逻辑图。
如图1所示。
实验四、 计数器的设计 电子版实验报告
实验四：计数器的设计实验室：信息楼247 实验台号： 4 日期：专业班级：机械1205 姓名：陈朝浪学号： 20122947一、实验目的1. 通过实验了解二进制加法计数器的工作原理。
2. 掌握任意进制计数器的设计方法。
二、实验内容（一）用D触发器设计4位异步二进制加法计数器由D触发器组成计数器。
触发器具有0和1两种状态，因此用一个触发器就可以表示1位二进制数。
如果把n个触发器串起来，就可以表示N位二进制数。
（用两个74LS74设计实现）（二）利用74LS161设计实现任意进制的计数器设计要求：学生以实验台号的个位数作为所设计的任意进制计数器。
先熟悉用1位74LS161设计十进制计数器的方法。
①利用置位端实现十进制计数器。
②利用复位端实现十进制计数器。
提示：设计任意计数器可利用芯片74LS161和与非门设计，74LS00为2输入与非门，74LS30为8输入与非门。
74LS161为4位二进制加法计数器，其引脚图及功能表如下。
三、实验原理图1.由4个D触发器改成的4位异步二进制加法计数器2.由74LS161构成的十进制计数器四、实验结果及数据处理1.4位异步二进制加法计数器实验数据记录表2. 画出你所设计的任意进制计数器的线路图，并说明设计思路。
设计思路：四进制为四个输出Q3Q2Q1Q0=0000,0001,0010,0011循环，第一个无效状态为0100 1，置位法设计四进制计数器：当检测到输入为0011时，先输出显示3，然后再将D置于低电位，计数器输出Q3Q2Q1Q0复位。
2，复位法设计四进制计数器：当检测到第一个无效状态0100时，通过与非门的反馈计数器的Cr首先置于低电平使计数器复位为0000。
五、思考题1. 由D触发器和JK触发器组成的计数器的区别?答：D触发器是cp上升沿触发，JK触发器是下降沿触发。
2. 74LS161是同步还是异步，加法还是减法计数器?答：同步。
加法计数器。
3. 设计十进制计数器时将如何去掉后6个计数状态的?答：加一个与非门形成负反馈。
用可编程逻辑器件实现任意进制计数器实验报告
四、时序仿真
1）24 进制加法计数器
24 进制加法计数器 此仿真过程没有加入分频器，可以从图中看出 24 个状态为一个循环。此截图截 了两个循环，存在竞争冒险，但是结果大致为 24 进制加法计数器。
3
2）任意进制（N<10）减法器，由于 N 太多，这里只给出 N=8，N=5 两个截图。
DCBA=0111 N=8 结合 7446 功能 表可以看出八个 状态一个循环 （从 7 到 0）
六、实验心得：第二次做这种类型的实验，确实累积到一定的经验，会先在宿
舍把实验原理图先画在 quartus ii 上，可是即使如此，实验中也出现很多令人 哭笑不得的问题， 比如 DE2 板坏了，软件本身破解有问题等等让实验无法顺利进 行。还有一点就是要特别注意的，quartus ii 上的芯片上的英语简写要弄懂， 它和课本的不完全一样，不然很容易造成芯片接错的情况。总的来说，这次实验 还是挺成功的。
DCBA=0100 N=5 结合 7446 功能可以看出五个状态 一个循环（从 4 到 0）
五、实验验证
1）24 进制加法计数器：将连接好 的实验图下载到 DE2 板上。数码管从 0，1，2 一直变到 23，然后做循环。 2）任意进制（N<10）减法器：将连接好的实验图下载到 DE2 板上，通过改变 A， B，C，D 的电平，数码管从 8-0,7-0,6-0,5-0,4-0,3-0,2-0,1-0 从而实现 N 进制 减法器。
用可编程逻辑器件实现任意进制计数器
电气信息类（创新实验班）
一、 实验目标：
1.熟悉中规模集成计数器的逻辑功能； 2.熟悉数码显示器的使用方法； 3.掌握用中规模集成计数器构成任意进制计数器的方法； 4.进一步熟ቤተ መጻሕፍቲ ባይዱ QuartusII 软件的使用； 5.进一步熟悉并掌握 DE2 实验板的使用方法。
任意进制计数器
，M 补 = M - N。 3.级联法 当计数器 M>N 时可采用级联法构成任意进制计数器。级联可分为串行进位和并行进位两种。
四 实验内容(表格)： 1.计数器 74LSl61 功能测试（计数、清零、置数、使能及进位） 根据预习中设计好的测试电路连接，按表 1 要求验证。CP 脉冲选用手动单次脉冲式 1Hz 正方波， 输出接电平显示或用数码管显示。
三 实验原理(电路)： 1.反馈清零法 在计数过程中，若将某中间状态 N1 反馈到清零输入端，计数器将立即回到 0000 状态，开始重新 计数。 若为异步清零功能计数器， 则实现的进制为 N = N1； 若为同步清零功能， 则实现的进制为 N = N1-1。 2.反馈置数法 反馈置数法有两种形式：利用预置数端 LD 或进位位输出端 CO 实现。 （1）利用预置数端 LD 构成：当计数器计到（N-1）时，通过反馈逻辑使 LD =0，则当第 N 个 CP 到来时，计数器输出端为 Q0Q1Q2Q3 = D0D1D2D3。 （2）利用进位位输出端 CO 构成：当反馈逻辑通过进位位输出端 CO 实现时，即 D3D2D1D0 预置为 M
成绩评定：
指导教师签字： 年
月
日
注：1、报告内的项目或内容设置，可根据实际情况加以调整和补充。
n+1
功能 QD L d
n+1
QC L c
n+1
RCO L ＃ 异步清零 同步预置 保持 保持 同步计数
QC
n n
QD QD
n n
＃ L ＃
QC QB 加 1 计数
2.试用 74LS161 及基本逻辑门电路实现十进制计数器要求： (1)利用异步清零端 CR 实现。 (2)利用同步置数端 LD 实现，反馈逻辑由输出端 Q3Q2Q1Q0 构成，从 0000 开始计数。 (3)利用同步置数端 LD 实现，反馈逻辑由输出端 Q3Q2Q1Q0 构成，从 0101 开始计数。 (4)利用同步置数端 LD 实现，反馈逻辑由进位输出端 CO 构成。 3.利用 74LS161 及基本逻辑门构成六十进制计数器，要求： (1)计数前清零。 (2)用串行进位和并行进位两种方式设计。 五 实验思考题： (1)总结集成计数器 74LSl61 的使用体会。 (2)总结利用集成计数器实现 N 进制计数器的使用体会。
《设计任意进制计数器》的实验报告
实验八设计任意进制计数器一、实验目的掌握中规模集成计数器的使用方法及功能测试方法。
二、实验内容及要求采用（74LS192）复位法或预置数法设计一个三位十进制计数器。
要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。
三、设计过程用M进制集成计数器可以构成N（任意）进制的计数器。
通常用反馈清零法和反馈置数法。
当计数器的计数N＞M时，则要用多片M进制计数器构成。
其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。
现以233为例为计数容量进行设计。
由于233为三位数，因此需用三块74LS192。
1、清零法：CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个初态：0000终态：233－1＝232即：0010 0011 0010状态转换图：（略）2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。
下图是其中两种置数法。
犹以最后一种使用器件最少，接线最为简单。
方案一：方案三：LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO）初态：0000（或1000－332＝668）终态：332－1＝331即：0011 0011 0001（或999）四、实验用仪器、仪表数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等五、实验步骤①清零法：1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。
2．按上图连接电路。
LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 时钟脉冲。
检查无误后接通电源。
3．加入CP进行测试并检查结果是否正确，如有故障设法排除。
课程设计任意进制计数器
课程设计任意进制计数器一、教学目标本课程旨在让学生了解和掌握任意进制计数器的工作原理和应用方法。
通过本课程的学习，学生应达到以下目标：1.了解不同进制数系统的定义和转换方法。
2.掌握任意进制计数器的基本结构和原理。
3.熟悉常见进制计数器的使用方法和操作技巧。
4.能够进行不同进制数之间的转换。
5.能够设计和制作简单的任意进制计数器。
6.能够运用任意进制计数器解决实际问题。
情感态度价值观目标：1.培养学生的逻辑思维和问题解决能力。
2.培养学生对数学和科学的兴趣和好奇心。
3.培养学生的团队合作和创新精神。
二、教学内容本课程的教学内容主要包括以下几个部分：1.进制数系统的介绍和转换方法。
2.任意进制计数器的基本原理和结构。
3.常见进制计数器的使用方法和操作技巧。
4.任意进制计数器在实际问题中的应用案例。
5.第一节课：进制数系统的介绍和转换方法。
6.第二节课：任意进制计数器的基本原理和结构。
7.第三节课：常见进制计数器的使用方法和操作技巧。
8.第四节课：任意进制计数器在实际问题中的应用案例。
三、教学方法为了激发学生的学习兴趣和主动性，本课程将采用多种教学方法：1.讲授法：教师通过讲解和示例来传授知识，引导学生理解和掌握进制数系统和任意进制计数器的基本概念。
2.讨论法：学生分组进行讨论和实验，共同探索和解决问题，培养学生的团队合作和问题解决能力。
3.实验法：学生动手制作和操作任意进制计数器，通过实践来加深对进制计数器原理和使用的理解。
四、教学资源为了支持教学内容和教学方法的实施，我们将准备以下教学资源：1.教材：提供相关的教材和参考书籍，供学生预习和复习。
2.多媒体资料：通过PPT、视频等多媒体资料，帮助学生形象地理解进制数系统和任意进制计数器的工作原理。
3.实验设备：准备一些简单的进制计数器设备，供学生在实验环节进行实际操作和探索。
以上是根据课程目标、教学内容、教学方法和教学资源设计的示范课程。
希望这个设计能够为您的教学提供一些参考和启发。
用74390和7448设计100以内任意进制计数器
Multisim仿真图如下
这是一个六十三进制的逻辑图，原理在于当第63个脉冲到来时使74LS390N置零。
上图中，U2的B,C分别代表十位中的2和4，和为6。
U1A,B代表个位1和2，和为3。
当上述四个管脚同时得到高电平时，即计数到63时，CLR被置零，成为一个63进制计数器。
（本文档是一个免费文档，没什么特殊原因的话，希望你能下载）
这个电路也可以成为100以内任意进制计数器，当需做成N进制计数器，则在第N个脉冲到来后将CLR置零即可。
如76进制，则将U2的A,B,C接入与门U8A，将U1的B,C接入与门U5A。
在做上述仿真时，要注意调整显示器的导通电流，否则，可能会出不来上述效果。
最后，向昆工学妹问好。
任意进制计数器的设计实验报告
任意进制计数器的设计实验报告介绍本实验报告旨在讨论任意进制计数器的设计问题，包括进制转换、计数器的实现原理、电路设计等方面的内容。
进制转换进制的定义进制是用来表示数字的一种方法，常见的进制包括十进制、二进制、八进制和十六进制等。
在计算机科学中，二进制最为常用，由于计算机的基本元素是电子开关，而电子开关只有两种状态，因此非常适合使用二进制表示。
进制转换的方法进制转换是指在不同进制之间进行数字表示的转换。
常见的进制转换方法包括： 1. 十进制转二进制：将十进制的数值除以2，余数即为二进制数的最低位，继续除以2，直到商为0，将余数按顺序排列即可得到二进制数。
2. 二进制转十进制：将每一位上的数值乘以2的对应次幂，然后相加即可得到十进制数。
3. 十进制转八进制：将十进制数逐步除以8，余数即为八进制数的最低位，继续除以8，直到商为0，将余数按顺序排列即可得到八进制数。
4. 八进制转十进制：将每一位上的数值乘以8的对应次幂，然后相加即可得到十进制数。
进制转换的重要性进制转换在计算机科学中具有重要意义。
首先，计算机底层使用二进制进行操作，因此在计算机程序中进行进制转换是一种基本操作。
其次，进制转换有助于理解计算机中数字的表示方式以及数据的存储与运算原理。
此外，在某些场景下，合理地选择进制可以提高计算效率和减小存储空间等。
计数器的实现原理计数器是一种用来计数的电子装置，其通过在不同状态之间切换来记录计数结果。
计数器可以根据需求设计为同步计数器或异步计数器。
同步计数器同步计数器是一种通过时钟信号来驱动计数的计数器。
在同步计数器中，每个触发器的时钟信号来自于前一个触发器的输出，通过级联连接起来。
当时钟信号变化时，所有触发器同时更新计数值，因此同步计数器具有高度的同步性。
异步计数器异步计数器是一种通过电平信号来驱动计数的计数器。
在异步计数器中，每个触发器的时钟信号来自于前一个触发器的输出和输入。
当时钟信号变化时，触发器会根据当前的输入和输出状态来决定是否更新计数值，因此异步计数器具有较低的同步性。
实验六 任意进制计数器的构成
实验六任意进制计数器的构成设计性实验一、实验目的1、学习用集成触发器构成计数器的方法；2、掌握中规模集成计数器的使用及功能测试方法；3、运用集成计数计构成N分频器，了解计数计的分频作用。
二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。
计数器种类很多。
按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。
根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。
根据计数的增减趋势，又分为加法、减法和可逆计数器。
还有可预置数和可编程序功能计数器等等。
目前，无论是TTL还是CMOS 集成电路，都有品种较齐全的中规模集成计数器。
使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。
1、用D触发器构成异步二进制加／减计数器图6－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。
图6－1 四位二进制异步加法计数器若将图6－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。
2、中规模十进制计数器CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图6－2所示。
图中LD—置数端CP U—加计数端CP D—减计数端CO—非同步进位输出端BO—非同步借位输出端D0、D1、D2、D3—计数器输入端Q 0、Q 1、Q 2、Q 3 —数据输出端 CR图6－2 CC40192引脚排列及逻辑符号CC40192（同74LS192，二者可互换使用）的功能如表6－1，说明如下：当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。
当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。
任意进制计数器的设计
寄存器
数码寄存器 四位数码寄存器
移位寄存器 四位左移寄存器
双向移位寄存器
寄存器应用举例
利用数据寄存器（锁存器） 实现单片机对多个继电器 的控制：利用寄存器把单 片机瞬间输出的控制信号 “记忆”下来，以便单片 机与其他电路打交道。
例1：试用一片 二进制计数器 74LS293构成 一个十二进制计 数器。
例2：试用十进制计数器74LS90构成二十三 进制计数器。
反馈归零 法的有关 问题
过渡状态的问题 归零可靠性问题
反馈置数法
例3：使用74LS161构成一个计数状态为二进制数0000~1101的计数器。 注意：74LS161为一个4位可预置的同步计数器；A~D为预置数据输入端，9端为数据
置入控制端（低电平有效,且在CP有效沿作用下能将数据置入—同步置数）；1端为清 零端，低电平有效(异步置零)；2端为时钟输入端，上升沿有效；进位信号CO（高电平 有效）出现在QDQCQBQA=1111且ET=1时；EP=1、ET=1且清零端和置数控制端均 无效时，计数器才处于计数状态；清零端的优先级最高。
PART 01
同步时序逻辑电路的分析方法 异步时序逻辑电路的分析方法
逻辑功能、自启动功能
任意进制计数器的设计方法
反馈归零法
利用计数器的直接置零端功能，截取计数过程中的某一个中间状态来控 制清零端，使计数器从该状态返回到零而重新开始计数，这样就弃掉了 后面的一些状态，把模较大的计数器改成了模较小的计数器。
集成计数器实现任意进制计数器设计方法案例说明
集成计数器实现任意进制计数器设计方法案例说明
二进制和十进制以外的进制统称为任意进制。
要构成任意进制的计数器，只有利用集成二进制或十进制计数器，用反馈置零法或反馈置数法来实现。
假设已有M进制计数器，要构成N进制计数器，有M＞N和M＜N这两种可能。
下面首先讨论N＞M时的情况。
在N进制计数器的计数过程当中，设法跳过（M - N）个状态，就可得到N进制计数器。
实现跳越的方法有置数法和清零法两种。
（1）置数法
置数法适用于有预置数端的集成计数器。
通过预置数功能让计数器从某个预置状态开始计数，计满N个状态后产生置数信号，使计数器又进入预置数状态，然后重复上述过程。
图8.53为由74LS161用置数法构成的十二进制计数器。
图8.53 置数法构成的十二进制计数器
（2）清零法
清零法适用于有异步置零输入端的集成计数器。
计数器从全“0”状态开始计数，计满N个状态后产生清零信号，使计数器回到初态。
图8.54为74LS161用清零法构成的十二进制计数器。
Q Q Q Q
图8.54清零法构成的十二进制计数器
例:试用74LS160构成七进制计数器。
解:因为74LS160兼有异步置零和预置数功能，所以置数法和清零法均可采用。
图8.55所示电路是用置数法由74LS160构成的七进制计数器。
Q Q Q Q
图8.55 例题电路。
项目报告3：任意进制计数器
《电子线路与器件》
项 目 报 告
成绩 评定 项目设计（50分）
电路图（20分）
仿真结果（30分）
评定教师
史振江
得分
课程名称 电子线路与器件 项目编号 3 名称 任意进制计数器的设计与仿真
班级 姓 名 季莫申 学号
项目报告
1. 说明自己在项目制作中遇到的问题及解决办法
在使用74163时对实现进位信号输出的方式有过犹豫，最后放弃了从进位输出端输出进位信号的想法，从与非门处输出进位信号。
2．提交成果
（1）设计方案（利用清零法或者置数法实现你所设计的计数进制的过程）
我使用的是置数法，为实现七进制，在输出为六时，使用置数功能将将信号置成零，实现七进制。
为达成这一目的，我将置数输入端D0至D3设置为0000，将输出端的Q1与Q2引出接入一个与非门，并将与非门的输出端接到163的置数功能端，这样在输出0110是，置数功能便被启动，将数字置为零，实现了七进制，在与非门的输出端在接上一个非门，再接上一个指示灯，作为进位输出信号，当计数记到到六时，进位信号灯亮，提示出现进位信号，将Q0至Q3按顺序接入一个四输入端的数码显像管，便可以实现显示功能，电路的状态图如下：
（2）任意进制计数器的仿真电路图（不运行仿真的截图）
（3）任意进制计数器的仿真结果（运行仿真时产生进位指示状态的截图）。
任意进制计数器及简易秒表设计
实验四：时序逻辑电路设计——任意进制计数器及简易秒表设计一、实验目的1．熟悉硬件编程语言Verilog HDL的基本语法及应用2．熟悉FPGA/CPLD的使用3．基本掌握现代逻辑电路设计思想方法4．掌握计数器的工作原理，掌握任意进制计数器构成的脉冲反馈法二、实验设备PC机，QuartusII实验开发环境，FPGA实验开发板三、实验要求：1、认真阅读实验指导材料及相关数据手册，写出实验预习报告。
2、预先熟悉QuartusII 的使用。
3、根据课本第七章、第八章的内容及补充本部分补充知识，对本设计要求完成的实验内容预先完成程序流程设计、运用Verilog HDL进行逻辑电路设计时的模块结构及主要模块功能定义。
4、分析实验结果及实验中出现的问题，并给出合理的解释。
5、实验结束后写出实验报告，按时提交实验报告的纸版和电子版。
6、预先完成本实验涉及到的集成电路手册的预习。
7、实验结束后完成详细的实验总结报告，包括实验目的和要求，实验原理、实验详细过程及步骤，实验问题分析及改进措施，实验结果分析等内容。
四、实验项目1、基础实验设计四位同步10进制计数器根据四位同步10 进制计数器（74LS160）的工作原理，运用硬件编程语言Verilog HDL及FPGA实验开发板设计一个同步10进制计数器，并通过译码器显示电路，在LED上显示出相应计数结果。
2、提高性实验：设计一简易秒表要求所设计的秒表能够完成60秒的计时功能，计时满60秒给出一个状态提示信息。
用硬件编程语言Verilog HDL及FPGA实验开发板、LED完成本实验。
本版实验板的七段数码管是通过动态扫描的方式进行不同的时钟显示功能，右下图可知LEDDIG0~LEDDIG7时LED的片选信号，LEDSEGA~LEDSEGH为数码管的a,b,c,d,e,f,g,管脚。
通过动态扫描方式来实现不同数码管的电亮工作。
五、实验说明（1）计数器原理74LS160是四位10进制加法计数器，计数满10个状态产生一个进位，进位信号由1001状态产生，具有置零和置数功能，可以运用脉冲反馈法构成任意进制计数器，其工作原理见教材P250-255。
进制计数器实验报告
进制计数器实验报告进制计数器实验报告一、引言计数器是数字电路中常用的一种元件，用于记录和控制信号的数量。
进制计数器是一种特殊的计数器，可以按照不同的进制进行计数。
本次实验旨在通过设计和实现一个进制计数器，深入理解计数器的工作原理和应用。
二、实验目的1. 理解计数器的基本原理和工作方式；2. 掌握进制计数器的设计方法和实现技巧；3. 分析进制计数器的应用场景和优缺点。
三、实验原理计数器是由触发器、逻辑门和时钟信号组成的电路。
触发器是计数器的核心部件，用于存储和传递计数值。
进制计数器是一种多位计数器，根据进制不同，可以分为二进制计数器、十进制计数器等。
本次实验以二进制计数器为例进行说明。
四、实验步骤1. 确定计数器的位数，本次实验设计一个4位二进制计数器；2. 根据位数确定触发器的数量，每一位对应一个触发器；3. 使用JK触发器实现计数器的设计，JK触发器具有可控制的置位和复位功能；4. 将各个触发器按照级联的方式连接起来，形成一个多位计数器；5. 设计时钟信号的输入方式，可以使用外部信号源或者计算机控制；6. 连接逻辑门，用于实现计数器的计数逻辑；7. 设计计数器的复位功能，使计数器可以从任意值开始计数。
五、实验结果经过设计和实现，成功搭建了一个4位二进制计数器。
通过输入时钟信号，计数器能够按照二进制规则进行计数，并在达到最大值时自动清零。
实验结果与预期相符，计数器的功能正常。
六、实验分析1. 进制计数器在数字电路中有着广泛的应用，可以用于时序控制、频率分频等场景；2. 进制计数器的位数决定了其能够表示的最大值，位数越多，能够表示的数值范围越大；3. 进制计数器的设计需要考虑触发器的选择、逻辑门的连接和时钟信号的输入方式等因素；4. 进制计数器的设计还需要考虑计数器的复位功能，以确保计数器能够从任意值开始计数。
七、实验总结通过本次实验，我深入了解了进制计数器的工作原理和设计方法。
实践中，我不仅学会了搭建一个进制计数器的步骤，还了解了进制计数器的应用场景和优缺点。
任意进制计数器的设计与调试.
-1-
Step3:测试步骤与结果：（记录故障现象与排除方法）
结论与体会： 拓展设计：
用一片 74161 及简单门电路设计一个 6 进制计数器。。
-2-
计数器电路的设计与制作设计工作任务书
成绩评定
项目名称 任务名称
任务要求
电路功能及 器件要求 测试设备 及元器件 设计步骤 测试电路
项目 4：计数器电路的设计与制作
任务 4-2 任意进制计数器的设计与调试
完成原理图设计、元器件选型、电路装接与调试、电路逻辑功能检测、设
计文档编写。
用一片 CD4518 及简单门电路设计一个 6 进制计数器。
集成电路 CD4518 、74LS00、译码显示电路
数字电路实验箱
（1 只）
万用表
（1 只）
注：请写出设计步骤。
注：根据具体设计，画出测试电路。
测试步骤 注：请写出测试步骤
设计人
设计日期
设计步骤：（要求写出具体的设计过程，画出设计电路图）
Step1:画出二十四进制计数器的设计电路图
பைடு நூலகம்
Step2:利用 CD4518 实现二十四进制电路，参考电路连线图如下图所示。
实验774ls90任意进制计数器
(2)用复位法或级联法实现8421码模15计数器，计数过程用发 光二极管显示，实验结果用状态表表示。
五 常见问题
1.芯片使用前不进行功能好坏的检测。 2.电源连接不正确，接地点接到-5V上或接到模拟电子实验箱 的电源上，非常危险，上电后芯片可能烧毁。 3.逻辑开关电平前的发光二极管不亮，检查进入数字实验箱的 电源连接线断。 4.实验箱电源连接正确，电路自查确定无误后，电路验证还是 不正确的情况下进行下面的排错检查：
扩展连接方法:两芯片均连接成十进制，时钟脉冲从个位CP0 进， 个位的Q3与十位芯片的CP0相连即可。
b.把M进制所对应的十位，个位芯片上输出为1的端相与 后反馈到四个清零端，作为个位和十位的计数满整体清零信 号。
用74LS90实现6进制计数，逻辑电路图如下：
用两片74LS90实现100进制计数，逻辑电路图如下：
四 实验步骤
1.74LS90功能测试。 (1)验证74LS90的清“0”、置“9”功能。 (2)按功能表将74LS90接成二进制计数器，画出逻辑图。 (3)按功能表将74LS90接成五进制计数器，画出逻辑图。 (4)按功能表将74LS90接成二-五-十进制计数器（即8421码十
进制计数器），画出逻辑图并列出状态表。 2.根据与非门的逻辑功能，检测芯片的好坏。 3.用74LS90实现任意模（M）计数器
实验七 任意进制计数器
一 实验目的
1.了解中规模集成电路的逻辑功能和各控制端的作用。 2.熟悉集成计数器74LS90的级联扩展。 3.掌握用集成计数器74LS90实现任意进制计数的方法。
二 预习要求
1.查找手册，熟悉74LS90的管脚排列及逻辑功能。 2.掌握用反馈归零法设计任意进制计数器的方法。 3.思考题： （1）欲构成二进制计数器，计数脉冲接至哪一个CP端？ （2）欲构成五进制计数器，计数脉冲接至哪一个CP端？ （3）欲构成二-五-十进制（8421码十进制）计数器，CP0、 CP1如何连接？
74161设计任意进制计数器课程设计
74161设计任意进制计数器课程设计课程名称：任意进制计数器设计1.课程简介任意进制计数器设计是一门面向计算机学科的实践性课程，旨在帮助学生深入理解计算机中进制转换和计数器设计的原理，并通过实践设计和实现各种进制的计数器。
课程的主要内容包括进制转换、进制的表示、进制计数器的设计与实现等。
2.课程目标通过本课程的学习，学生将能够：-掌握进制的基本概念与原理，包括二进制、八进制、十进制、十六进制等；-理解进制转换的过程及其在计算机中的应用；-熟悉计数器的工作原理和基本功能；-掌握进制计数器的设计与实现方法；-能够根据需要设计和实现任意进制的计数器。
3.课程设置3.1进制基础知识-进制的基本概念与原理；-二进制、八进制、十进制、十六进制的互相转换；-进制在计算机中的表示与应用。
3.2进制计数器设计-计数器的基本原理和功能；-二进制计数器的设计与实现；-其他进制的计数器设计与实现（如十进制计数器、八进制计数器、十六进制计数器等）；3.3综合设计与实践-根据实际需求设计和实现任意进制的计数器；-进行基于FPGA的计数器实验；-进行计数器的性能分析与评估。
4.教学方法4.1理论讲解通过课堂讲解，向学生介绍进制的基本知识、计数器设计的原理和方法。
4.2实验实践通过实验环节，学生将亲自动手设计和实现各种进制的计数器，并进行实验验证。
4.3案例分析通过分析实际应用场景和案例，引导学生将所学知识应用到实际问题中，提高实践能力。
5.考核方式5.1平时成绩包括课堂参与、实验报告、作业完成情况等。
5.2期末考核面向学生的期末考核将包括理论知识考察和实验设计两个部分，通过答题和实际操作考察学生对进制计数器设计原理和实践的掌握程度。
6.参考教材- 《数字逻辑与数字系统设计》- 《计算机组成与设计：硬件／软件接口》- 《FPGA数字逻辑设计与实验》7.总结任意进制计数器设计课程将帮助学生深入理解计算机中进制转换和计数器设计的原理，通过实践设计和实现各种进制的计数器，提高学生的计算机系统设计能力和实践应用能力。
任意进制计数器的设计实验报告
任意进制计数器的设计实验报告一、实验目的本实验的主要目的是设计一种任意进制计数器，通过对不同进制数的转换和计算，掌握数字电路设计的基本原理和方法。
二、实验原理1. 进制转换在数字电路中，常用的进制有二进制、八进制、十进制和十六进制。
不同进制之间可以通过位权展开法进行转换。
例如，将二进制数1101.101转换为十六进制数，则需要按照位权展开法进行计算：1101.101 = 1×2³ + 1×2² + 0×2¹ + 1×2⁰ + 1×2⁻¹ + 0×2⁻² +1×2⁻³ = D.5。
2. 计数器设计计数器是一种重要的数字电路组件，在很多应用场合都有广泛应用。
任意进制计数器是一种基于状态机设计思想的组合逻辑电路，可以根据输入信号进行状态切换，并输出相应的计数结果。
三、实验步骤本实验采用Verilog HDL语言进行编程，具体步骤如下：1. 定义模块：根据所需功能定义模块名称、输入输出端口和内部信号。
2. 设计状态机：根据所需功能设计状态机，并定义状态转移条件和输出信号。
3. 编写代码：根据状态机设计编写Verilog HDL代码，并进行仿真验证。
4. 下载到FPGA板上进行实验验证。
四、实验结果本实验成功设计了一种任意进制计数器，可以根据输入信号进行状态切换，并输出相应的计数结果。
经过仿真和实验验证，该计数器具有较高的稳定性和可靠性，可以满足不同进制计数的需求。
五、实验总结本实验通过对数字电路设计的基本原理和方法进行学习和掌握，成功设计了一种任意进制计数器，并对其进行了仿真和实验验证。
通过本次实验，我们不仅深入理解了数字电路设计的原理和方法，还掌握了Verilog HDL语言的编程技巧和FPGA板的使用方法。
这对我们今后从事相关领域研究和工作将具有重要意义。
6.3任意进制计数器设计
2021/6/19
13
2）同步十进制加法计数器74LS160功能测试
（2）置数控制端 LD功能 将 CLR 悬空，其他端钮不变，置数控 制端 LD经非门后接Co端，即 QDQCQBQA=1001时， Co ＝0，下一 个单脉冲时，QDQCQBQA=0011。由 CLK送CP单脉冲，观察计数过程。 并判断为几进制计数器。
2021/6/19
11
1）二-五-十进制异步计数器74LS290功能测试 74LS290的功能表
2021/6/19
12
2）同步十进制加法计数器74LS160功能测试
（1）74LS160计数功能 16管脚接＋5V电源，8管脚接地。清零 端 RD 先接地清零，然后接高电平，计 数控制端EP、ET接＋5V，置数控制端 LD 接高电平（或悬空），将QD、QC、 QB、QA接发光二极管，CP接CP单脉冲，
2021/6/19
2
双四位二进制同步加法计数器CC4520
R为清零端，高电平有效， 即R＝1时Q1～Q4＝0。
正常计数时R接“0”。CP、 EN为计数脉冲输入端， CP（EN=1）上升沿加计数，EN（CP=0）下降沿加计数。
其它输入的情况下，计数器不计数，保持原状态不变。
2021/6/19
3
可预置二进制可逆计数器74LS169
（1）置“9”功能测试
14管脚接＋5V电源，7管脚接地。 将R9(1)和R9(2)接实验箱的逻辑电平 开关，并置“1”，其他端任意（可暂 时悬空），观察数码管是否显示数字 “9”。
（2）清“0” 功能测试
令R9(1)＝R9(2)=0，将R0 (1)和R0(2) 置为“1”，观察数码管是否显示数 字“0”。
先接成 8421码十 进制计数 器；
实验九 任意编码计数器的设计
实验九任意编码计数器的设计一、实验目的1、通过任意编码计数器体会语言编程设计电路的便利。
2、了解状态机的设计原理。
二、实验内容用状态机设计任意编码计数器，实现如下编码7进制计数器：0，2，5，3，4，6，1，并通过数码管显示。
三、实验原理状态转移图四、引脚分配情况：五、实验报告要求实验报告上要体现系统的设计过程，包括所有的代码、仿真结果和硬件验证结果。
library IEEE; ---get 1HZuse IEEE.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity dividef isport (CLK : in std_logic;CLK_D: out std_logic);end entity;architecture DIVIDE_arch of dividef issignal COUNT : integer range 0 to 50000000;beginPROCESS(CLK)BEGINif clk'event and clk='1' thenIF COUNT=50000000 thenCOUNT<=0;ELSE COUNT<=count+1;END IF;END IF;END PROCESS;PROCESS(COUNT)BEGINIF COUNT=50000000 THENCLK_D<='1';ELSE CLK_D<='0';END IF;END PROCESS;end architecture;library ieee;use ieee.std_logic_1164.all;entity xsb1 isport(clk:in std_logic;reset: in std_logic;d:out std_logic_vector(2 downto 0)); end xsb1;architecture xsb1_arch of xsb1 is type state is (s1,s2,s3,s4,s5,s6,s7); signal next_state,current_state:state; beginprocess(reset,current_state)begincase current_state iswhen s1=>d<="000";if reset='1'then next_state<=s1;else next_state<=s2;end if;when s2=>d<="010";if reset='1'then next_state<=s1;else next_state<=s3;end if;when s3=>d<="101";if reset='1'then next_state<=s1;else next_state<=s4;end if;when s4=>d<="011";if reset='1'then next_state<=s1;else next_state<=s5;end if;when s5=>d<="100";if reset='1'then next_state<=s1;else next_state<=s6;end if;when s6=>d<="110";if reset='1'then next_state<=s1;else next_state<=s7;end if;when s7=>d<="001";if reset='1'then next_state<=s1;else next_state<=s2;end if;end case;end process;process(clk)beginif clk='1'and clk'event thencurrent_state<=next_state;end if;end process;end xsb1_arch;library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity seg7 isport(indata: in std_logic_vector(3 downto 0);outdata: out std_logic_vector(0 to 6)); end seg7;architecture behavior of seg7 isbeginwith indata selectoutdata<="1111110" when "0000","0110000" when "0001","1101101" when "0010","1111001" when "0011","0110011" when "0100","1011011" when "0101","1011111" when "0110","1110000" when "0111","1111111" when "1000","1111011" when "1001","1110111" when "1010","0011111" when "1011","1001110" when "1100","0000000" when others, end behavior;。
- 1、下载文档前请自行甄别文档内容的完整性，平台不提供额外的编辑、内容补充、找答案等附加服务。
- 2、"仅部分预览"的文档,不可在线预览部分如存在完整性等问题,可反馈申请退款(可完整预览的文档不适用该条件!)。
- 3、如文档侵犯您的权益，请联系客服反馈,我们会尽快为您处理(人工客服工作时间：9:00-18:30)。
实验八设计任意进制计数器
一、实验目的
掌握中规模集成计数器的使用方法及功能测试方法。
二、实验内容及要求
采用（74LS192）复位法或预置数法设计一个三位十进制计数器。
要求各位同学设计的计数器的计数容量是自己学号的最后三位数字。
三、设计过程
用M进制集成计数器可以构成N（任意）进制的计数器。
通常用反馈清零法和反馈置数法。
当计数器的计数N＞M时，则要用多片M进制计数器构成。
其计数规律为：当低位计数器没有达到计数的最大值时，如74LS192的1001时，其高位芯片应处于保持状态，只有当低位芯片计数达到最大值时，给相邻的高位芯片计数器发一个信号，使其脱离保持状态，进入计数状态。
现以233为例为计数容量进行设计。
由于233为三位数，因此需用三块74LS192。
1、清零法：
CR（R D）＝（Q1Q0）百（Q1Q0）拾（Q1）个
初态：0000
终态：233－1＝232即：0010 0011 0010
状态转换图：（略）
2、置数法：由于74LS192是具有异步清零、置数功能的十进制计数器，因此保留哪233种状态，方法有多种。
下图是其中两种置数法。
犹以最后一种使用器件最少，接线最为简单。
方案一：
方案三：
LD＝（Q1Q0）百（Q1Q0 ）拾（Q2Q0）个（或LD＝CO）
初态：0000（或1000－332＝668）
终态：332－1＝331即：0011 0011 0001（或999）
四、实验用仪器、仪表
数字电路实验箱、万用表、74LS192、74LS00、74LS20、74LS08等
五、实验步骤
①清零法：
1．检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。
2．按上图连接电路。
LD、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 时钟脉冲。
检查无误后接通电源。
3．加入CP进行测试并检查结果是否正确，如有故障设法排除。
4．结果无误后记录数据后拆线并整理实验设备。
百位拾位个位
CP Q3Q2Q1Q0Q3Q2Q1Q0Q3Q2Q1Q0
1 0 0 0 0 0 0 0 0 0 0 0 0
2 0 0 0 0 0 0 0 0 0 0 0 1
3 0 0 0 0 0 0 0 0 0 0 1 0
4 0 0 0 0 0 0 0 0 0 0 1 1
5 0 0 0 0 0 0 0 0 0 1 0 0
331 0 0 1 1 0 0 1 1 0 0 0 0
334 0 0 0 0 0 0 0 0 0 0 0 0
实验证明，实验数据与设计值完全一致。
设计正确。
②置数法：
1.检查导线及器件好坏（即加上电源后，按74LS192的功能表进行检测）。
2.按上图连接电路。
CR、CP D分别接逻辑开关并置为高电平，百位（74LS192（3））、
拾位、个位的Q3、Q2、Q1、Q0分别接发光二极管或数码管，计数脉冲接手动或1Hz 时钟脉冲。
检查无误后接通电源。
3.加入CP测试并检查结果是否正确，如有故障设法排除。
4.结果无误后记录数据后拆线并整理实验设备。
实验证明，实验数据与设计值完全一致。
设计正确。
六、设计和实验过程的收获与体会。
1、设计过程的收获与体会：
①设计前要确定是用清零法还是置数法。
②要将状态表列出。
特别是置数法，要保留哪几种状态方法有多种。
③可用Electronics Workbench进行仿真。
以验证设计正确与否。
2、实验过程的收获与体会：
①CC40192的CR、LD、CP D端不能悬空；
②出现故障时，首先检查电源，然后检查CP，CR、LD、CP D端的电平状态。
如不相符，则可能存在断路现象。
如相同，可能存在设计错误，或者可能器件已损坏。
③实验逻辑电路图最好把集成块的引脚标上，以便接线和检查。