第5章__片内集成外设开发及测试(修改)

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2. 主计数寄存器TIM
位 字段 数值 说明
15-0
TIM
0000h主计数寄存器 FFFFh
3. 主周期寄存器PRD
位 15-10 字段 PRD 数值 说明
0000h- 当TIM必须重新装入时，将 FFFFh PRD的内容拷贝到TIM中
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4. 定时器控制寄存器TCR
位 15 字段 IDLEEN 数值 0 1 0 1 0 1 说明
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INTEXT
13
ERRTIM
12-11 FUNC 10 TLB 0 1
省电使能位 定时器不能处于省电状态 如果省电状态寄存器中的PERIS=1，定时 器进入省电状态 时钟源从内部切换到外部标志位 定时器没有准备好使用外部时钟源 定时器准备使用外部时钟源 定时器错误标志， 正常 出错 定时器工作模式选择位 定时器装载位， TIM，PSC不重新装载 23
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ARB
10b
(TDDR 1) ( PRD 1)
1. 定时器预定标寄存器PRSC
位 15-10 9-6
5-4 3-0
字段 Reserved PSC
Reserved TDDR
数值 0h-fh
0h-fh
说明 保留 预定标计数寄存器
保留 当PSC重新装入时，将 TDDR的内容拷贝到PSC中
PLL MULT 输入频率 输出频率 PLL DIV 1
例：外部晶振提供频率：12MHz,要使DSP的CPU工作在 72MHz频率下，则PLL MULT 与PLL DIV如何设置？CLKMD=? PLL MULT=6 PLL DIV=0 CLKMD=2310H PLL MULT=12 PLL DIV=1 CLKMD=2630H PLL MULT=18 PLL DIV=2
● C55x片内外设 ● C55x的芯片支持库
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5.1 C55x片内外设与芯片支持库简介
C55x的片内外设分为如下几类。
1．时钟与定时器
时钟与定时器包括时钟产生器、通用定时器、实时时钟 以及看门狗定时器等。 2．外部设备连接接口
外部设备连接接口包括外部存储器连接接口、主机接口等。
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3．信号采集 信号采集类的外设包括采集模拟信号的模/数转换器和提 供数字信号输入、输出功能的通用输入/输出接口。 4．通信接口 C55x处理器为用户提供了多种类型的通信接口，包括多 通道缓冲串口、I2C接口、异步串口、USB接口以及多媒体卡 /SD卡接口等。 5．其他外设 其他外设包括DMA控制器、指令流水线等，这些外设主 要用来辅助CPU工作，提高DSP的工作效率。
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5.2.4 使用方法
通过对时钟模式寄存器的操作，可以根据需要设定时 钟发生器的工作模式和输出频率，在设置过程中除了工作 模式、分频值和倍频值以外，还要注意其他因素对PLL的 影响。
1．省电（IDLE）



为了降低功耗，可以加载Idle配置，使DSP的时钟发生 器进入Idle模式 当时钟发生器处于Idle模式时，输出时钟停止，引脚被 拉为高电平。 当时钟发生器退出省电状态时，PLL自动切换到旁路模 式，进行跟踪锁定，锁定后返回到锁定模式，时钟模式 寄存器中与省电有关的位是IAI。
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5.2
时钟发生器
C1
X1 Crystal
X2/CLKIN
5.2.1 时钟模式寄存器
CLKDIV DSP时钟 发生器 CPU 时钟 ÷
C2
CLKIN
CLKOUT
CPU、外设 其他器件 数字锁相环 DPLL 时钟模式寄存 器CLKMD 时钟分 频器
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5.2.1 时钟模式寄存器
RSV D IAI IO B TEST PLL MUL L PLL DIV PLL BYPASS BREA ENABLE DIV KLN LOCK
取PLL DIV=0，PLL MULT=12，即：
D6D5(PLL DIV)=00b，D11～D7(PLL MULT)=12=01100b。
时钟模式寄存器（CLKMD）的其它位均取为0。 （2）汇编语言实现： mov #0000 01100 00 1 0000b,port(#1c00h) 或 mov #0610h,port(#1c00h) ; 1c00h为时钟模式寄存器（CLKMD）的地址。
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例，TMS320VC5509A系统的晶体振荡器频率为12MHz。通过 设置DPLL，使系统时钟时钟频率为144MHz。 （1）原理： 使DPLL工作在锁定模式：D4(PLL ENABLE)=1b。
PLL MULT 144MHz＝ 12MHz PLL DIV 1
PLL MULT ＝12 即： PLL DIV 1
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片上外设支持库(CSL)
2.为什么要设计CSL?

DSP片上外设种类及其应用日趋复杂 提供一组标准的方法用于访问和控制片上外设

免除用户编写配置和控制片上外设所必需的定 义和代码
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片上外设支持库(CSL)
3.CSL的特点

片上外设编程的标准协议：定义一组标准的APIs： 函数、数据类型、宏;
定时器控制寄存器TCR （续） 9 8 SOFT FREE 00 01 10 11 在调试时遇到断点定时器的处理方法
7-6
PWID
5
ARB
4
TSS
0 1 0 1
3
C/P
定时器输出脉冲的宽度 1个CPU时钟周期 2个CPU时钟周期 4个CPU时钟周期 8个CPU时钟周期 自动重装控制位 定时器停止状态位， 启动； 停止 定时器输出时钟/脉冲选择， 输出脉冲； 输出时钟
在C程序（通常在初 始化部分）中执行该 函数，完成对DPLL 的设置
也可利用PLL_setFreq (Uint16 mul, Uint16 div)函数直接设置DPLL
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片上外设支持库(CSL)
1. 什么是CSL?



已为C6000和C5000系列DSP设计了各自的CSL库 用于配置、控制和管理DSP片上外设 CSL库函数大多数是用C语言编写的，并已对代 码的大小和速度进行了优化 CSL库是可裁剪的：即只有被使用的CSL模块才 会包含进应用程序中 CSL库是可扩展的：每个片上外设的API相互独 立，增加新的API，对其他片上外设没有影响
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2．DSP复位 在DSP复位期间和复位之后，PLL工作于旁路模式， 输出的时钟频率由CLKMD引脚上的电平确定。 如果CLKMD引脚为低电平，输出频率等于输入频率； 如果CLKMD引脚为高电平，输出频率等于输入频率跟踪锁定之后，由于其他原因使其 输出时钟发生偏移，即失锁。出现失锁现象后，PLL的动 作由时钟模式寄存器中的IOB确定
CLKMD=2950H
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5.2.3 CLKOUT输出
CPU时钟也可以通过一个时钟分频器提供CLKOUT信号， CLKOUT的频率由系统寄存器（SYSR）中的CLKDIV确定： 如果CLKDIV=000b， CLKOUT的频率等于CPU时钟的频率。 如果CLKDIV=001b， CLKOUT的频率等于CPU时钟的频率的1/2 如果CLKDIV=010b， CLKOUT的频率等于CPU时钟的频率的1/3 如果CLKDIV=011b， CLKOUT的频率等于CPU时钟的频率的1/4 如果CLKDIV=100b， CLKOUT的频率等于CPU时钟的频率的1/5 如果CLKDIV=101b， CLKOUT的频率等于CPU时钟的频率的1/6 如果CLKDIV=110b， CLKOUT的频率等于CPU时钟的频率的1/7 如果CLKDIV=111b， CLKOUT的频率等于CPU时钟的频率的1/8
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5.2.6 时钟发生器的调试

（3）在没有进行软件设置的情况下，DSP在复位 后CLKOUT的输出直接受CLKMD控制


当CLKMD为高，CLKOUT的输出频率将等于CLKIN的频 率， CLKMD为低，则CLKOUT输出将等于CLKIN的频率的1/2。

（4）如果以上步骤运行正常，则利用软件设置 CLKMD寄存器，使时钟产生器工作于PLL锁相环模 式下，此时再检测CLKOUT信号，查看锁相环是否 正常工作。
第5章 TMS320C55x的片内集成外 设开发及测试 内容提要
C55x外设完成的功能包括采集原始数据、输出 处理结果，还可以通过外设来控制外部其他设备的 工作状态。 C55x的片内外设分为如下几类。 1．时钟与定时器 2．外部设备连接接口 3．信号采集 4．通信接口 5．其他外设
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第5章 TMS320C55x的片内集成外 设开发及测试 知识要点
– BYPASSDIV=01，输出时钟频率=输入信号频率/2， 即2分频 CLKMD=0004 h
– BYPASSDIV=1x，输出时钟频率=输入信号频率/4， 即4分频 CLKMD=0008 h
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5.2.2
工作模式
2．锁定模式（LOCK） PLL ENABLE=1，输出的时钟频率由下面公式确定：
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5.3 通用定时器

要求掌握：
– 定时器的工作原理 – 定时器的设置 – 中断的处理
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5.3.1 结构框图与工作原理
CPU时钟 MUX 高阻
FUNC位决定 TIN/TOUT引脚功能
4-bit预定标计数器 TDDR PSC 11b 00b TIN/TOUT pin 01b 16-bit主计数器 PRD 向CPU发送的 中断请求 向DMA控制器的 输入时钟频率 同步事件 TINT频率 TIM DATOUT bit TCR
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14
13
12
11~ 7
6~5
4
3~2
1
0
PLL失锁标志 处理失锁： 旁路下分频值 退出Idle后 PLL 锁定模式 锁定模式 使能或关闭PLL 锁定模式 0：PLL已经失锁 0：不中断PLL， 00 一分频 是否重锁: 下的PLL 下的PLL 关闭PLL 0 标志 1：锁定状态 PLL继续输出时钟 必须为0 01 二分频 0:Idle之前状态 倍频值 分频值，使能PLL 1 0 ：旁路 1：切换到旁路模式 10或11 或有对CLKMD 四分频 1: PLL重锁 0~3 ，0~31 1 ：锁定 寄存器的写操作 重新开始PLL锁相过程