集成电路制造工艺流程介绍
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集成电路制造工艺流程介绍
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即 芯片设计单位可以不拥有生产线而存在和 发展，而芯片制造单位致力于工艺实现， 即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个 重要特征。
引言
3. PDK文件
➢ 首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网传 送给设计单位。
❖ PDK文件包括：工艺电路模拟用的器件的SPICE
（Simulation Program with IC Emphasis）参
数，版图设计用的层次定义，设计规则，晶体管 、电阻、电容等元件和通孔（VIA）、焊盘等基 本结构的版图，与设计工具关联的设计规则检查 （DRC）、参数提取（EXT）和版图电路对照（ LVS）用的文件。
引言
4. 电路设计和电路仿真
➢ 设计单位根据研究项目提出的技术指标，在自己 掌握的电路与系统知识的基础上，利用PDK提供 的工艺数据和CAD/EDA工具，进行电路设计、电 路仿真（或称模拟）和优化、版图设计、设计规 则检查DRC、参数提取和版图电路图对照LVS， 最终生成通常称之为GDS-Ⅱ格式的版图文件。再 通过因特网传送到代工单位。
1.1.1典型PN结隔离工艺流程
衬底准 氧 埋层光 埋层扩 生长外 氧 隔离光
备
化
刻
散
延
化
刻
发射区扩 发射区 基区扩散、再 基区光 隔离扩散、
散、氧化 光刻 分布（氧化） 刻
推进(氧化)
引线孔 淀积 光刻 金属
反刻 淀积钝化 光刻压
金属
层
焊点
合金化及 后工序
1.1.1 工艺流程 衬底准备（P型）氧化 光刻n+埋层区
引言
6. 代工工艺
代工（Foundry）厂家很多，如：
宏力 8英寸晶圆0.25/0.18 mCMOS工艺 华虹 NEC 8英寸晶圆0.25mCMOS工艺 台积电(TSMC) 在松江筹建 8英寸晶圆0.18
mCMOS工艺 联华(UMC) 在苏州筹建 8英寸晶圆0.18
mCMOS工艺等等。
7
7.境外代工厂家一览表
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.2 光刻掩膜版汇总
埋层区隔离墙硼扩区 磷扩区 引线孔 金属连线钝化窗口
GND
Vi
T
Vo
R VDD
1.1.3 外延层电极的引出
欧姆接触电极：金属与参杂浓度较低的外延 层相接触易形成整流接触（金半接触势垒二极 管）。因此，外延层电极引出处应增加浓扩散。
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
引言
8. 芯片工程与多项目晶圆计划
❖ F&F(Fabless and Foundry)模式 ❖ 工业发达国家通过组织无生产线IC设计的芯片
计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。
❖ 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一定费用。
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
➢ 一张掩模一方面对应于版图设计中的一层的图形， 另一方面对应于芯片制作中的一道或多道工艺。
➢ 在一张张掩模的参与下，工艺工程师完成芯片的 流水式加工，将版图数据定义的图形最终有序的 固化到芯片上。这一过程通常简称为“流片”。
Relation of F&F(无生产线与代工的关系)
8. 芯片工程与多项目晶圆计划
10
引言
8. 芯片工程与多项目百度文库圆计划
❖ 多项目晶圆MPW（multi-project wafer)技术服 务是一种国际科研和大学计划的流行方式。
❖ MPW技术把几到几十种工艺上兼容的芯片拼 装到一个宏芯片（Macro-Chip）上然后以步进 的方式排列到一到多个晶圆上，制版和硅片加 工费用由几十种芯片分担，极大地降低芯片研 制成本，在一个晶圆上可以通过变换版图数据 交替布置多种宏芯片。
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续4） 光刻引线孔 清洁表面
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
n+埋层区注入 清洁表面
P-Sub
1.1.1 工艺流程（续1） 生长n-外延 隔离氧化 光刻p+隔离区
p+隔离注入 p+隔离推进
N+ NP-Sub
N+ N-
1.1.1 工艺流程（续2） 光刻硼扩散区 硼扩散 氧化
P+ N+
P-Sub
N- P+
N+ N- P+
1.1.1 工艺流程（续3） 光刻磷扩散区 磷扩散氧化
双极集成电路的基本制造工艺，可以粗 略的分为两类：一类为在元器件间要做隔离 区。隔离的方法有多种，如PN结隔离，全介 质隔离及PN结-介质混合隔离等。另一类为 器件间的自然隔离。
典型PN结隔离工艺是实现集成电路制 造的最原始工艺，迄今为止产生的各种双极 型集成电路制造工艺都是在此工艺基础上改 进而来的。
代工单位与其他单位关系图
集成电路制造工艺分类 1. 双极型工艺（bipolar） 2. MOS工艺 3. BiMOS工艺
§1-1 双极集成电路典型的 PN结隔离工艺
思考题
1.需要几块光刻掩膜版(mask)? 2.每块掩膜版的作用是什么？ 3.器件之间是如何隔离的？ 4.器件的电极是如何引出的？ 5.埋层的作用？
引言
6. 代工工艺
代工（Foundry）厂家很多，如：
无锡上华（0.6/0.5 mCOS和4 mBiCMOS 工艺)
上海先进半导体公司(1 mCOS工艺) 首钢NEC(1.2/0.18 mCOS工艺) 上海华虹NEC(0.35 mCOS工艺) 上海中芯国际(8英寸晶圆0.25/0.18 mCOS
工艺)
引言
2. 代客户加工（代工）方式
➢ 芯片设计单位和工艺制造单位的分离，即 芯片设计单位可以不拥有生产线而存在和 发展，而芯片制造单位致力于工艺实现， 即代客户加工（简称代工）方式。
➢ 代工方式已成为集成电路技术发展的一个 重要特征。
引言
3. PDK文件
➢ 首先，代工单位将经过前期开发确定的一套工艺 设计文件PDK（Pocess Design Kits)通过因特网传 送给设计单位。
❖ PDK文件包括：工艺电路模拟用的器件的SPICE
（Simulation Program with IC Emphasis）参
数，版图设计用的层次定义，设计规则，晶体管 、电阻、电容等元件和通孔（VIA）、焊盘等基 本结构的版图，与设计工具关联的设计规则检查 （DRC）、参数提取（EXT）和版图电路对照（ LVS）用的文件。
引言
4. 电路设计和电路仿真
➢ 设计单位根据研究项目提出的技术指标，在自己 掌握的电路与系统知识的基础上，利用PDK提供 的工艺数据和CAD/EDA工具，进行电路设计、电 路仿真（或称模拟）和优化、版图设计、设计规 则检查DRC、参数提取和版图电路图对照LVS， 最终生成通常称之为GDS-Ⅱ格式的版图文件。再 通过因特网传送到代工单位。
1.1.1典型PN结隔离工艺流程
衬底准 氧 埋层光 埋层扩 生长外 氧 隔离光
备
化
刻
散
延
化
刻
发射区扩 发射区 基区扩散、再 基区光 隔离扩散、
散、氧化 光刻 分布（氧化） 刻
推进(氧化)
引线孔 淀积 光刻 金属
反刻 淀积钝化 光刻压
金属
层
焊点
合金化及 后工序
1.1.1 工艺流程 衬底准备（P型）氧化 光刻n+埋层区
引言
6. 代工工艺
代工（Foundry）厂家很多，如：
宏力 8英寸晶圆0.25/0.18 mCMOS工艺 华虹 NEC 8英寸晶圆0.25mCMOS工艺 台积电(TSMC) 在松江筹建 8英寸晶圆0.18
mCMOS工艺 联华(UMC) 在苏州筹建 8英寸晶圆0.18
mCMOS工艺等等。
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7.境外代工厂家一览表
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.2 光刻掩膜版汇总
埋层区隔离墙硼扩区 磷扩区 引线孔 金属连线钝化窗口
GND
Vi
T
Vo
R VDD
1.1.3 外延层电极的引出
欧姆接触电极：金属与参杂浓度较低的外延 层相接触易形成整流接触（金半接触势垒二极 管）。因此，外延层电极引出处应增加浓扩散。
光P+刻胶
SiO2
EB C
N+ P
N+
N–-epi
钝化层
SiO2
P+
P-Sub
N+埋层
EB C
N+ P
引言
8. 芯片工程与多项目晶圆计划
❖ F&F(Fabless and Foundry)模式 ❖ 工业发达国家通过组织无生产线IC设计的芯片
计划来促进集成电路设计的专业发展、人才培 养、技术研究和中小企业产品开发，而取得成 效。
❖ 这种芯片工程通常由大学或研究所作为龙头单 位负责人员培训、技术指导、版图汇总、组织 芯片的工艺实现，性能测试和封装。大学教师、 研究生、研究机构、中小企业作为工程受益群 体，自愿参加，并付一定费用。
引言
5. 掩模与流片
➢ 代工单位根据设计单位提供的GDS-Ⅱ格式的版图 数据，首先制作掩模（Mask），将版图数据定义 的图形固化到铬板等材料的一套掩模上。
➢ 一张掩模一方面对应于版图设计中的一层的图形， 另一方面对应于芯片制作中的一道或多道工艺。
➢ 在一张张掩模的参与下，工艺工程师完成芯片的 流水式加工，将版图数据定义的图形最终有序的 固化到芯片上。这一过程通常简称为“流片”。
Relation of F&F(无生产线与代工的关系)
8. 芯片工程与多项目晶圆计划
10
引言
8. 芯片工程与多项目百度文库圆计划
❖ 多项目晶圆MPW（multi-project wafer)技术服 务是一种国际科研和大学计划的流行方式。
❖ MPW技术把几到几十种工艺上兼容的芯片拼 装到一个宏芯片（Macro-Chip）上然后以步进 的方式排列到一到多个晶圆上，制版和硅片加 工费用由几十种芯片分担，极大地降低芯片研 制成本，在一个晶圆上可以通过变换版图数据 交替布置多种宏芯片。
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续4） 光刻引线孔 清洁表面
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续5） 蒸镀金属 反刻金属
P P+ N+ N- P+ P-Sub
P N+ N- P+
1.1.1 工艺流程（续6） 钝化 光刻钝化窗口后工序
n+埋层区注入 清洁表面
P-Sub
1.1.1 工艺流程（续1） 生长n-外延 隔离氧化 光刻p+隔离区
p+隔离注入 p+隔离推进
N+ NP-Sub
N+ N-
1.1.1 工艺流程（续2） 光刻硼扩散区 硼扩散 氧化
P+ N+
P-Sub
N- P+
N+ N- P+
1.1.1 工艺流程（续3） 光刻磷扩散区 磷扩散氧化
双极集成电路的基本制造工艺，可以粗 略的分为两类：一类为在元器件间要做隔离 区。隔离的方法有多种，如PN结隔离，全介 质隔离及PN结-介质混合隔离等。另一类为 器件间的自然隔离。
典型PN结隔离工艺是实现集成电路制 造的最原始工艺，迄今为止产生的各种双极 型集成电路制造工艺都是在此工艺基础上改 进而来的。
代工单位与其他单位关系图
集成电路制造工艺分类 1. 双极型工艺（bipolar） 2. MOS工艺 3. BiMOS工艺
§1-1 双极集成电路典型的 PN结隔离工艺
思考题
1.需要几块光刻掩膜版(mask)? 2.每块掩膜版的作用是什么？ 3.器件之间是如何隔离的？ 4.器件的电极是如何引出的？ 5.埋层的作用？
引言
6. 代工工艺
代工（Foundry）厂家很多，如：
无锡上华（0.6/0.5 mCOS和4 mBiCMOS 工艺)
上海先进半导体公司(1 mCOS工艺) 首钢NEC(1.2/0.18 mCOS工艺) 上海华虹NEC(0.35 mCOS工艺) 上海中芯国际(8英寸晶圆0.25/0.18 mCOS
工艺)