版图设计报告_(iroi)
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缓冲部分版图修改
利用高层金属,优化走线减小关键节点的电容, 另外对器件所走的电流大小应做适当的叉指.
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电路前后仿真情况
前后仿真对比
前仿真:在版图设 计完成之前对电路 进行的仿真是比较 理想的仿真,不包 含任何物理信息. 如寄生效应,互连 延迟等.
后仿真:版图设计完成以 后,将寄生参数,互连延 迟反标到所提取的电路网 表中进行的仿真,对电路 进行分析,确保电路符合 设计要求.如果后仿真能 够获得正确的结果,就可 以放心的将版图交付了.
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版图不理想存在的问题
源自文库
系统性失配,主要由电路结构的不理想造成的 失配,版图布局必须认真考虑.诸如电路两边 层叠晶体管数量不同造成的. 随机性失配,由工艺偏差造成的不理想.主要 考虑应力梯度和热梯度. 版图布局上走线的不理想,布线的长短与粗细 以及金属层数,层叠数. 晶体管放置的不同,同功能晶体管的布局和匹 配,与电流大小,走向的匹配
1
查看捕捉点设置 是否正确,0.6工 艺为0.05,0.5工 艺为0.025, 0.18工艺的是 0.005.
2
布局前分析电 路,完成同一功 能的晶体管画在 一起
4
对pin分类,vdd, vddx注意不要混 淆,不同电位(衬 底接不同电压)的 n阱分开.混合信 号的电路尤其注 意这点.
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总结与讨论
结构选择
电路的 性能指标
后仿真
前仿真
版图布局
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�
不理想的 失配
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不理想的失配
寄生参数增加 或不平衡
电路性能恶化
随机失配,系统失 配,版图布局不合 理等等因素
不同金属层的交叠 与相邻其他器件之 间的距离,晶体管 画法(叉指数),节 点处走线的不同等 等,都会引起寄生 R,L,C不同
Institute of RF- & OE-ICs
版图布局规则和注意事项
更改原理图后一定记得check and save 完成每个cell后要归原点 器件的个数是否和原理图一至(有并联的管子时注意);各器件的尺寸是否和原理图 一致.一般在拿到原理图之后,会对布局有大概的规划,先画器件,(器件之间不 必用最小间距,根据经验考虑连线空间留出空隙)再连线.对每个器件的各端从什么 方向,什么位置与其他物体连线必须先有考虑. 如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层 cell 连起来,尽量在布局低层cell时就连起来. 尽量用最上层金属接出PIN. 接出去的线拉到cell边缘,布局时记得留出走线空间. 金属连线不宜过长;也不能太宽.太长或是太宽的时候由于金属应力的存在,工 艺做的时候会发生形变,容易起翘. 电容一般最后画,在空档处拼凑. 小尺寸的mos管孔可以少打一点. 管子的沟道上尽量不要走线.
做新版本的 layout图时,旧 图保存,不要改 动或删除.减小 面积时如果低层 CELL的线有与 外层CELL相 连,可以从更改 连线入手,减小 走线面积.
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版图布局举例1--LA
初始版图(左图),信号线宽较 宽,不必要的连线没有优化, 没有有效利用高层走线.后仿 真小信号带宽为14.4GHz
在相同功能的节 点寄生不同的参 数,或是在不期 望的节点上寄生 了很多不需要的 RLC,就势必严重 影响电路的最终 性能.
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电路的各种优化
后仿真
晶体管重新 规划,移位
版图总体重新 布局
要求的性能指标! 参数重提 性能优化
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主体讨论内容
布局前的准备
版图
版图布局规则和注意事项
节省面积的途径
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布局前的准备
3
对两层金属走向 预先订好.一个 图中栅的走向尽 量一致,不要有 横有竖
LA总体版图布局
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版图布局举例2--BGR
BGR中双极性晶体管的匹配版图 八个BJT与中间的一个BJT形成匹配
BGR最终版图,对需要和好匹配的 电阻,电容和BJT分别进行布局和匹配
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版图布局规则和注意事项
Esd电路的SOURCE放两边,DRAIN放中间. NWELL有一定的隔离效果,但对于高频的RF电路,采用深N阱效果较好. 上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管 的作用. 关于匹配电路,放大电路不需要和下面的电流源匹配.但是对于差分电路,放大 管要相互匹配,电流源也要相互匹配.使需要匹配的管子所处的光刻环境一样. 匹配分为横向,纵向,和中心匹配. 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都 匹配的匹配方式最佳. 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy 与相邻的第一个poly gate的间距等于poly gate之间的间距. 电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法. Via不要打在电阻体,电容(poly)边缘上面.Via金属与金属之间的接触孔,contact是金 属与poly之间的接触孔,tap是衬底或是well之间的接触孔. 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
E-mail:taohaizhou@gmail.com
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进一步解释
后仿的来源在于消除或减小理论结果与实际结果之间的差 异.前仿用的器件模型,是晶圆厂提供的具有完备器件参数 的模型,包含各种能考虑到的所有器件本身的寄生参数.因 此,前仿的器件行为有足够高的可靠性.但是画版图以后, 版图中的连线及连线间的寄生电阻,寄生电容,甚至寄生电 感(现阶段一般后仿不包括电感)都是前仿中没有添加的, 亦即,前仿的网表中认为各根连线的电阻电容均为零.事实 并非如此,如果连线寄生电阻足够大,线间寄生电容足够 小,则这些寄生元件足以偏离设计者的意图,生产出来的东 西跟前仿的东西根本不一样. 因此如果将版图的布局做的很合理,使得寄生电阻和电容能 够最小的话,后仿的效果会比原来的好很多.因此IC 设计 在版图布局方面不能轻视,应给于足够的重视.
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版图节省面积的途径
1
2
3
4
4
电源线下面 可以画有器 件.节省面 积.
电阻上面可 以走线,画 电阻的区域 可以充分利 用.电阻的 长度画越长 越省面积.
走线时金属 线宽走最小 可以节省面 积.并不需要 走孔的宽度. 要充分考虑 电路的主要 需求,不要 舍本取末 了.
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版图设计报告小结
研究生:周滔 导师:冯军 教授(博导) E-mail: taohaizhou@gmail.com
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讨论内容提要
电路前后仿真情况 版图设计存在的问题 版图布局经验 版图设计举例 总结与讨论
E-mail:taohaizhou@gmail.com
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版图布局规则和注意事项
电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大.可以多个电阻 并联. 多晶硅栅不能两端都打孔连接金属. 栅上的孔最好打在栅的中间位置. 一般打孔最少打两个. Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大. 但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值, 但也增加了电容值. 连线接头处要重叠,画的时候将该区域放大可避免此错误. 摆放各个小CELL时注意不要挤得太近,没有留出走线空间.最后线只能从器件上 跨过去. Text,PA等层只是用来做检查或标志用,不用于光刻制造. 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分 开. PAD与芯片内部cell的连线要从ESD电路上接过去.
初始版图(右图),信号线宽进 行功能性优化,对部分走线有 效利用高层走线,减小寄生电 容.后仿真小信号带宽为 17.58GHz
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级联级版图修改
级联级由三级基本放大器组成,图中可以看出阻性节点可以使连线变细, 利用寄生电阻而减小节点的寄生电容.
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版图布局规则和注意事项
电阻的dummy是保证处于边缘电阻与其他电阻蚀刻环境一样. Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差 不大.(适应所有存在大电流通过的情况) 金属层dummy要和金属走向一致,即如果M1横走,M1的dummy也是横走向 低层cell的pin,label等要整齐,而且不要删掉以备后用. 匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定 的金属走向一致. 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD. 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度的直角. 但是慎用PATH (off-grid). 如果w=20,可画成两个w=10的mos管并联,当然对于高频电路,寄生电容的影响 会很大,所以尽量多用一些叉指为好.
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利用高层金属,优化走线减小关键节点的电容, 另外对器件所走的电流大小应做适当的叉指.
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电路前后仿真情况
前后仿真对比
前仿真:在版图设 计完成之前对电路 进行的仿真是比较 理想的仿真,不包 含任何物理信息. 如寄生效应,互连 延迟等.
后仿真:版图设计完成以 后,将寄生参数,互连延 迟反标到所提取的电路网 表中进行的仿真,对电路 进行分析,确保电路符合 设计要求.如果后仿真能 够获得正确的结果,就可 以放心的将版图交付了.
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版图不理想存在的问题
源自文库
系统性失配,主要由电路结构的不理想造成的 失配,版图布局必须认真考虑.诸如电路两边 层叠晶体管数量不同造成的. 随机性失配,由工艺偏差造成的不理想.主要 考虑应力梯度和热梯度. 版图布局上走线的不理想,布线的长短与粗细 以及金属层数,层叠数. 晶体管放置的不同,同功能晶体管的布局和匹 配,与电流大小,走向的匹配
1
查看捕捉点设置 是否正确,0.6工 艺为0.05,0.5工 艺为0.025, 0.18工艺的是 0.005.
2
布局前分析电 路,完成同一功 能的晶体管画在 一起
4
对pin分类,vdd, vddx注意不要混 淆,不同电位(衬 底接不同电压)的 n阱分开.混合信 号的电路尤其注 意这点.
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总结与讨论
结构选择
电路的 性能指标
后仿真
前仿真
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�
不理想的 失配
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不理想的失配
寄生参数增加 或不平衡
电路性能恶化
随机失配,系统失 配,版图布局不合 理等等因素
不同金属层的交叠 与相邻其他器件之 间的距离,晶体管 画法(叉指数),节 点处走线的不同等 等,都会引起寄生 R,L,C不同
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版图布局规则和注意事项
更改原理图后一定记得check and save 完成每个cell后要归原点 器件的个数是否和原理图一至(有并联的管子时注意);各器件的尺寸是否和原理图 一致.一般在拿到原理图之后,会对布局有大概的规划,先画器件,(器件之间不 必用最小间距,根据经验考虑连线空间留出空隙)再连线.对每个器件的各端从什么 方向,什么位置与其他物体连线必须先有考虑. 如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层 cell 连起来,尽量在布局低层cell时就连起来. 尽量用最上层金属接出PIN. 接出去的线拉到cell边缘,布局时记得留出走线空间. 金属连线不宜过长;也不能太宽.太长或是太宽的时候由于金属应力的存在,工 艺做的时候会发生形变,容易起翘. 电容一般最后画,在空档处拼凑. 小尺寸的mos管孔可以少打一点. 管子的沟道上尽量不要走线.
做新版本的 layout图时,旧 图保存,不要改 动或删除.减小 面积时如果低层 CELL的线有与 外层CELL相 连,可以从更改 连线入手,减小 走线面积.
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版图布局举例1--LA
初始版图(左图),信号线宽较 宽,不必要的连线没有优化, 没有有效利用高层走线.后仿 真小信号带宽为14.4GHz
在相同功能的节 点寄生不同的参 数,或是在不期 望的节点上寄生 了很多不需要的 RLC,就势必严重 影响电路的最终 性能.
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电路的各种优化
后仿真
晶体管重新 规划,移位
版图总体重新 布局
要求的性能指标! 参数重提 性能优化
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主体讨论内容
布局前的准备
版图
版图布局规则和注意事项
节省面积的途径
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布局前的准备
3
对两层金属走向 预先订好.一个 图中栅的走向尽 量一致,不要有 横有竖
LA总体版图布局
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版图布局举例2--BGR
BGR中双极性晶体管的匹配版图 八个BJT与中间的一个BJT形成匹配
BGR最终版图,对需要和好匹配的 电阻,电容和BJT分别进行布局和匹配
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Esd电路的SOURCE放两边,DRAIN放中间. NWELL有一定的隔离效果,但对于高频的RF电路,采用深N阱效果较好. 上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管 的作用. 关于匹配电路,放大电路不需要和下面的电流源匹配.但是对于差分电路,放大 管要相互匹配,电流源也要相互匹配.使需要匹配的管子所处的光刻环境一样. 匹配分为横向,纵向,和中心匹配. 尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都 匹配的匹配方式最佳. 在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy 与相邻的第一个poly gate的间距等于poly gate之间的间距. 电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法. Via不要打在电阻体,电容(poly)边缘上面.Via金属与金属之间的接触孔,contact是金 属与poly之间的接触孔,tap是衬底或是well之间的接触孔. 电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.
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后仿的来源在于消除或减小理论结果与实际结果之间的差 异.前仿用的器件模型,是晶圆厂提供的具有完备器件参数 的模型,包含各种能考虑到的所有器件本身的寄生参数.因 此,前仿的器件行为有足够高的可靠性.但是画版图以后, 版图中的连线及连线间的寄生电阻,寄生电容,甚至寄生电 感(现阶段一般后仿不包括电感)都是前仿中没有添加的, 亦即,前仿的网表中认为各根连线的电阻电容均为零.事实 并非如此,如果连线寄生电阻足够大,线间寄生电容足够 小,则这些寄生元件足以偏离设计者的意图,生产出来的东 西跟前仿的东西根本不一样. 因此如果将版图的布局做的很合理,使得寄生电阻和电容能 够最小的话,后仿的效果会比原来的好很多.因此IC 设计 在版图布局方面不能轻视,应给于足够的重视.
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1
2
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电源线下面 可以画有器 件.节省面 积.
电阻上面可 以走线,画 电阻的区域 可以充分利 用.电阻的 长度画越长 越省面积.
走线时金属 线宽走最小 可以节省面 积.并不需要 走孔的宽度. 要充分考虑 电路的主要 需求,不要 舍本取末 了.
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版图设计报告小结
研究生:周滔 导师:冯军 教授(博导) E-mail: taohaizhou@gmail.com
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电路前后仿真情况 版图设计存在的问题 版图布局经验 版图设计举例 总结与讨论
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版图布局规则和注意事项
电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大.可以多个电阻 并联. 多晶硅栅不能两端都打孔连接金属. 栅上的孔最好打在栅的中间位置. 一般打孔最少打两个. Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大. 但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值, 但也增加了电容值. 连线接头处要重叠,画的时候将该区域放大可避免此错误. 摆放各个小CELL时注意不要挤得太近,没有留出走线空间.最后线只能从器件上 跨过去. Text,PA等层只是用来做检查或标志用,不用于光刻制造. 芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分 开. PAD与芯片内部cell的连线要从ESD电路上接过去.
初始版图(右图),信号线宽进 行功能性优化,对部分走线有 效利用高层走线,减小寄生电 容.后仿真小信号带宽为 17.58GHz
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级联级版图修改
级联级由三级基本放大器组成,图中可以看出阻性节点可以使连线变细, 利用寄生电阻而减小节点的寄生电容.
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版图布局规则和注意事项
电阻的dummy是保证处于边缘电阻与其他电阻蚀刻环境一样. Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差 不大.(适应所有存在大电流通过的情况) 金属层dummy要和金属走向一致,即如果M1横走,M1的dummy也是横走向 低层cell的pin,label等要整齐,而且不要删掉以备后用. 匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定 的金属走向一致. 为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD. 金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度的直角. 但是慎用PATH (off-grid). 如果w=20,可画成两个w=10的mos管并联,当然对于高频电路,寄生电容的影响 会很大,所以尽量多用一些叉指为好.