89C51引脚定义

P1～P3 接口：输出级接有内部上拉负载电阻，它们的每一位输出可驱动 4 个 LS 型 TTL 负载。端口只能提供几毫安的输出电流，故当作输出口去驱动一个普通晶体管的基极(或 TTL 电路输入端)时，应在他们 之间串联一个电阻，以限制高电平输出时的电流。作为输入口时，而无须外接上拉电阻。P1～P3 口都是准双向口，所以作为输入时，必须先对相应端口锁存器写 1。
89C51 引脚定义功能描述图
电源端，为+5V 普通 I/O+地址/数据接口，当把它用作通用 I/O 口时，输出级是开漏 只能作普通 I/O 接口，内部有上拉电阻，作输入时必须先向对应 的锁存器写入 1 使 FET 截止。作输出端口时直接写锁存器。 电路，故用其输出去驱动 NMO 输入时须外接上拉电阻；把它当作地址/ 数据总线时(片外扩展 ROM 或 RAM 的情况)，则无须外接上拉电阻。 当用作输入时，应先向口锁存器(80H)写 1。 只有 P0 口的每一位输出可驱动 8 个 LS 型 TTL 负载。 外部 ROM 地址允许输入端/固化编程电压输入端， EA=1， 访问片内 ROM， 复位信号输入端，高电平有效，保持 2 个机器周期ቤተ መጻሕፍቲ ባይዱ 普通 I/O +第 2 输出功能接口，编程时，可不必事先由软件设置 P3 口为第一功能（通用 I/O 口）还是第二功能。进行 SFR 寻址 （位 或字节）访问时，由内部硬件自动将第二功能输出线 W 置 1； P3.0 RXD（串行口输入） P3.1 TXD（串行口输出） P3.2 INT0（外部中断 0 输入）P3.3 INT1（外部中断 1 输入） P3.4 T0（定时器 0 的外部输入）P3.5 T1（定时器 1 的外部输入） P3.6 WR（写选通控制输出） P3.7 RD（读选通控制输出） 接外部晶体和微调电容，采用外部时钟电路时，18 脚悬空，19 脚 输入外部时钟脉冲。可以用示波器检测 19 脚是否有脉冲信号输出 来检查振荡电路是否正常。 接地端 EA=0 访问片外 ROM，Flash ROM 编程时加 12V 的编程允许电压。 地址锁存允许信号端，示波器查看 ALE 端是否有脉冲信号输出确认芯 片好坏。PROG 作为对片内 ROM 写入时的编程脉冲输入端。 程序存储允许输出信号端， 取片外 ROM 指令时， 每个机器周期两次 PESN 有效；访问外部 RAM 时这两次有效信号都不出现。 普通 I/O +（高）地址接口，当 CPU 对片内存储器和 I/O 口进行读/写 时为一般 I/O 口；在只需扩展 256B 片外 RAM 的系统中，使用“MOVX A, @Ri”类指令访问片外 RAM 时，寻址范围是 256B，只需低 8 位地址线 就可以实现。P2 口不受该指令影响，仍可作通用 I/O 口。 当系统扩展片外 RAM 大于 256B 时需要高 8 位地址， 寻址范围超过 256B， 则 P2 只能用作地址总线。