chapter1 绪论
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CMOS集成电路版图
--概念、方法与工具邓军勇
djy@
029-********
内容
CMOS集成电路版图
版图工程师的职责
授课安排
课程安排
实验安排
上课
版图工程师的职责
CMOS集成电路版图
通过EDA设计工具，进行集成电路后端
的版图设计和验证，最终产生送交供集成
电路制造用的GDSII数据。
反向分析版图
设计foundry的版图单元库
根据实际项目要求设计电路版图
CMOS集成电路版图
CMOS集成电路版图
CMOS集成电路版图
top
CMOS集成电路版图
CMOS集成电路版图
数字IC设计的简单流程侧重版图
Logic Design
Logic Synthesis
Floorplan
Place & Route
GDSII DRC + LVS FINAL GDSII Digital Cell Libraries Timing Check
Timing Check
Netlist
CMOS集成电路版图
逻辑综合使用的单元库
library ( smic18_tt ) {
delay_model : table_lookup ;
in_place_swap_mode : match_footprint ; time_unit : "1ns" ;
voltage_unit : "1V" ;
current_unit : "1uA" ;
pulling_resistance_unit : "1kohm" ; leakage_power_unit : "1nW" ; capacitive_load_unit ( 1,pf ) ;
nom_process : 1 ;
nom_voltage : 1.8 ;
nom_temperature : 25 ;
……
cell ( AND2HD1X ) {
area : 13.306 ;
cell_leakage_power : 0.0512749 ;
cell_footprint : and2 ;
pin ( A ) {
direction : input ;
capacitance : 0.00304538 ;
rise_capacitance : 0.00294971 ;
fall_capacitance : 0.00304538 ; }pin ( B ) { direction : input ; capacitance : 0.00325375 ; rise_capacitance : 0.00320935 ; fall_capacitance :
0.00325375 ; }
pin ( Z ) { direction : output ; capacitance : 0 ;
rise_capacitance : 0 ;
fall_capacitance : 0 ;
max_capacitance : 0.339106 ; function : "A&B" ;
timing ( ) {
related_pin : "A" ; timing_sense :
positive_unate ; cell_rise
( delay_template_6x6 ) { I
ndex_1 ( "0.001, 0.02, 0.14, 0.3, 0.4, 0.6" ) ; index_2 ( "0.035081, 0.070236, 0.5616, 1.20947,
1.61987,
2.44" ) ;
values ( \"0.076805, 0.081402, 0.106231, 0.0976,
0.090606, 0.059221", \"0.143982,
0.146638, 0.175056, 0.174726, 0.16746, 0.143956", \}
详细内容
逻辑设计
CMOS集成电路版图
module top_v3 (rst_n, cs_n, clk, cpu_wr, cpu_rd, cpu_addr, datain, dataout);
input rst_n, clk, cpu_wr, cpu_rd, cs_n;
input [2:0]cpu_addr;
input [31:0] datain;
output [31:0] dataout;
//-------------------------------存储器接口
wire sel_x, sel_y, sel_m, sel_c, sel_s,sel_clr;
reg [31:0] dataout;
reg clr_oe;
assign sel_x= (cpu_addr==3'b000) & !cs_n; //x
always @ (posedge cpu_wr or negedge rst_start)
begin
if(!rst_start)start<=1'h0;
else if(sel_c)start<= datain[7]; // start
end
s_register_new s(.datain(mm_out),.dataout(s_out),.rst_n(rst_n),
.en_wr(ctro1),.cpu_rd(cpu_rd),.clk(clk),.out_enb(out_enb),//del clr_n
.syn_start(syn_start),.sel_s(sel_s),.clr_oe(clr_oe)); //star
endmodule