随机读写存储器

第二节随机读写存储器

本节要点

SRAM存储元

SRAM存储芯片结构

与CPU连接方法

例题

一、SRAM存储元

基本存储元是组成存储器的基础和核心，用来存储一位二进制信息0或1。是计算机存储信息的最小单位，若干个存储单元构成一个存储单元。SRAM存储元的结构图为：

T1、T2为MOS管触发器，能稳定地记忆二进制信息；通过X、Y译码选择信号，控制T5、T6、T7、T8管导通，可将所存信号读出，或写入新的信息。

二、SRAM存储芯片结构

结构框图：

典型RAM示意图

1）存储体---存储器中存储信息的实体，是所有存储元的集合

（2）地址译码器---接受CPU的地址信息，并完成译码。

地址总线

CPU送出要访问的存储单元的地址信息存储器地址寄存器（并译码）产

生对应的X、Y译码选择线选中某一存储单元

方法：·单译码方式：仅用一个译码器，适用于小容量存储器

·双译码方式：使用X、Y两个译码器。采用二维编码方案，存储单元以矩阵排列，

由X、Y选择线唯一确定某一存储单元。

优点：减少译码选择线，提高集成度；

缺点：增加驱动电路。

（3）驱动器---加大驱动能力，以推动线上的所有存储元电路。

（4）I/O电路---用于控制被选中的存储元内容的读出或写入操作，且具有放大能力。

（5）片选与读／写控制电路---片选：多片存储器芯片构成存储器时，以选择某一芯片工作。

读/写控制：接受CPU的读/写命令，对存储器进行读/写操作。（6）输出驱动电路---具有三态功能的输出缓冲器。

静态RAM结构组成原理图

静态RAM*2结构原理图

SRAM的典型例子：

Intel 2114是一个容量为1K×4位的静态RAM芯片，其内部结构见图。

INTEL 2114内部结构图

图中，A0～A9为10根地址线，可寻址1024（1K）个存储单元。I/O1～I/O4为4根双向数据线。由于2114的容量为1024×4位，故有4096个基本存储电路，排成64×64的矩阵。用A3-A8六根地址线作为行译码，产生64根行选择线，用A0～A2与A9 四根地址线作为列译码，产生

16根列选择线，而每根列选

择线控制一组4位同时进行

读或写操作。存储器内部有4

路I／O电路以及4路输入／

输出三态门电路，并由4根双

向数据线I／O1～I／O4引与

外部数据总线相连。（参见课

件）。片的引脚图和逻辑符号

见图。

Intel 2114芯片引脚及逻辑符号

三、与CPU连接方法

地址总线的连接--地址总线传输被访问的存储单元的地址信号

数据总线的连接--数据总线传输被访问的存储单元的数据信号

控制总线的连接--控制总线传输读/写信号和其他控制信号

芯片的扩展

由多片存储器芯片组成存储器，要采用字位扩展法。

（1）位扩展法--当存储芯片所能提供的数据位数不能满足存储器的字长要求时，采用位扩展法进行扩展。

方法：①各芯片的数据线分别接到数据总线的各位上（黄线）；

②各芯片的地址线并接在一起，连到相应的地址总线各位（粉红线）；

③各芯片的控制线并接在一起，连到相应的控制线上（红线）。

连接电路图：

位扩展法连接图

（2）字扩展法--用存储容量较小的芯片组成容量较大的存储器时，需采用字扩展法进行扩展。即采用多片串联的方法，扩大容量。

方法：①将各存储芯片片内地址线（图示为：A17-A0）、数据线、读/写控制线并联，接到相应的总线上；

②将地址线的高位（图示为：A20-A18）送地址译码器产生片选信号，接各

存储芯片的CS端，以选择芯片。

连接电路图：

字扩展法连接图

（3）字位同时扩展法--用容量为l×k位的存储芯片设计容量为M×N位的存储器（l＜M，k＜N＝，需要字向、位向同时进行扩展。共需存储芯片数为：( M / l ) × ( N / k ) 例：用256K×8位的存储芯片设计容量为2048K×32位的存储器。

解：需存储芯片数为：（2048K / 256K）×（32 /8）= 32（片）

由每组四片存储芯片完成位扩展；八组这样的存储芯片完成字扩展。

连接电路图：

字位同时扩展法连接图

存储器的RAM子系统一般为多存储芯片结构，按上述步骤AB的部分低位地址引线与芯片片内地址线连接，满足芯片的片内译码，AB其余高位地址线产生所有存储芯片的片选信号，一般有三种做法：

（1）线选法：用AB 未参加片内译码的高位地址线直接分别作为各个存储芯片的片选控制信号。使用时应保证每次寻址只能用其中的一位为0，选中其中一个芯片，否则会出现一个地址码对应多个物理单元的非正常情况。这种方法的优点是：无须地址译码电路，简单，成本低。缺点是：寻址空间利用率最低，出现存储空间不连续的跳跃式分布。适用于小容量的RAM子系统。

（2）局部译码法：AB 未参加片内译码的高位地址线未全部参加形成片选信号的地址译码。这种方法的优点是：译码电路简单。缺点是：一个RAM物理单元对应多个地址码，形成地址重叠，寻址空间利用率低。适用于中等容量的RAM子系统。

（3）全译码法：AB 未参加片内译码的高位地址线全部参加形成片选信号的地址译码。这种方法的优点是：存储空间的物理单元与地址码一一对应，无地址重叠区，寻址空间利用率最高。适用于大规模、大容量的RAM子系统。缺点是：译码电路复杂，有时为了更精细地译码，不得不采用二级译码的办法。

静态随机存取存储器的联接举例：