CMOS集成电路制造工艺介绍
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Chip made with 0.35 mm technology With 0.25um technology
Wafer size
300mm
200mm
With 0.18um technology
With 0.13um technology
With 90nm technology With 65nm technology
器件隔离
局部氧化隔离（LOCOS） 传统的隔离技术，缺点是存在所谓的“鸟嘴” 效应，对集成不利，抑制Latch-up能力差。 浅沟槽隔离（STI） 180nm以后时代普遍使用的器件隔离方法，它 可以在全平坦化条件下使鸟嘴宽度为零。抑制 Latch-up效应能力强。
薄栅氧化
栅氧层是构成MOS器件的关键层，它对控制 器件的驱动能力，抑制短沟道效应，提高可靠 性等方面有着重要的作用。250nm时代以后， 一般采用超薄氮化氧化技术，一般只有几个nm 厚，可以提高器件可靠性。 例如 瑞萨90纳米工艺core NMOS tox=2.6nm
1.1 Substrate: P-Si (Axis:100)
Axis:100 1) Low interface trap density Nit(111)/Nit(100)~10 2) Higher surface carrier mobility μ(100) > μ(111)
P-Sub 1.2 Oxide growth SiO2
P-well DNW P-Sub 1.13 Si3N4 deposition
N-well
CMOS集成电路制造工艺介绍
Topics
Introduction.
Semiconductor Manufacturing concept. RC01S Process flow example.
半导体产生流程
半导体
固体材料的电导率位于导体与不导体之 间，并且其电导率对温度光照杂质及磁 场都敏感的材料称之为半导体材料。 由单一原子组成的，如锗(Ge)硅(Si)等。 由两种及两种以上元素组成的化合物半 导体。 基于硅工艺在半导体界的统治地位，以 下讨论都基于硅工艺。
Fea 晶圓尺寸越大，可以容納更多的晶片 現在 300 mm (12 吋)屬於過渡階段 未來將變成主流 建造製造工廠成本需要超過二十億 2010年以後第一個400 mm的晶圓工廠可能出現
Same design die size with different feature size
1.7 Select DNW region as operational object
DNW P-Sub
DNW
P-Sub
1.8 N-well formation
mask2 UV
DNW P-Sub 1.9 N-well implant
P+
1) 2)
Etch Implant photoresist,Si3N4 remove
1.5 deep n-well formation
mask1 UV mask
P-Sub
1.6 deep n-well implant
P+
DNW:
1) Improve substrate noise 1) Digital-analog separate 3) Back bias adjust
DNW P-Sub
初次氧化
生成SiO2缓冲层，减少后续工艺中Si3N4 对晶圆的应力。 干法氧化：速度慢，质量好，用于要求 高的栅氧等场合。 湿法氧化： 速度快，氧化层质量一般。 水气氧化：速度很快，氧化层质量很差， 一般只用于暂时的隔离层等。
薄膜生长技术
CVD（chemical vapor deposition）
曝光
光线从光源出发，经过按照电路版图设计制作 的Mask，到达涂有光刻胶的晶片表面，使光刻 胶发生化学反应，这一过程称为曝光。 整个暴光过程类似于普通照相过程。 根据光刻胶对光线反应的不同特性，光刻胶分 为正胶和负胶两种。正胶被暴光的部分被显影 掉，而负胶恰好相反。
正负胶的区别
刻蚀
把经过暴光显影后光刻胶下的材料除去的过程 称之为刻蚀 湿法刻蚀：利用材料的化学特性，将之在特定 的溶液中溶解掉。速度快，成本低，但是图形 的各向异性差，加工精度不高。 干法刻蚀：利用等离子体轰击硅表面，得到需 要的图形。精度高，各向异性好。
关于n型p型的解释
实际上纯净的Si是不导电的或者说导电性很差。 对纯净的Si之中掺入P或As等可以提供自由运动 电子的杂质的Si称为n type Si.相应的提供自由运 动电子的杂质被称为施主杂质。 对纯净的Si之中掺入Br等可以提供供自由运动电 子占据的空位的杂质的Si称为p type Si。相应地 该杂质被称为受主杂质。
Diffusion
Diffusion 即扩散层，在衬底上生成n型或p型有源区域. 用于形成MOS管或二极管三极管电阻等元器件。 用于形成用于隔离目的的guard-ring . 方块电阻一般为几十欧姆到100欧姆左右 ，温度系数比较大。
Poly
多晶硅简称为Poly ，一般分为单层多晶工艺和双层多晶工艺两种。 多晶硅最主要的用途就是做晶体管的栅极 。 1.用于器件之间的连线，不过由于单位电阻较大，一般会避免使用 多晶硅进行连线。 2.用于形成电阻，面积，电学性能等综合考虑，多晶硅电阻是我们 在CMOS工艺中能够得到的最好的电阻。 3.用于形成电容，有MOS电容和双层Poly电容两种。Poly电容精度比 较高，可以得到相对精度很高的电容，在模拟电路设计中被大量 使用。 Poly的单位电阻一般为100欧姆左右，不过为了降低Poly的电阻，往 往在其上面生成一层硅化物，如钛化硅等，以降低其电阻值，这 时单位电阻大概可以降到10~20欧姆左右
Metal
• 一般为AL工艺或铜工艺。 • RC01S-HND 为5层金属铝铜工艺，第一层 金属方块电阻为0.145欧姆，第2~第4层方 块电阻为0.115欧姆，第5层方块电阻为 0.035欧姆 • 瑞萨90nm process ---Cu 工艺
工艺流程示意图演示
A typical 0.13um CMOS process flow
N-well DNW P-Sub
3)
1.10 P-well formation mask3
B+
P-well DNW P-Sub
N-well
1.11 Vth adjust implant mask4
As N-well Vth implant use double implants: 1)Punch-through implant ,As+
WELL
晶片上的用于制造晶体管等元件的衬底称为WELL(即阱） WELL 按照参杂杂质的不同分为NWELL和PWELL。 NWELL 有深N阱(deep nwell)和浅N阱两种，为了在N阱 中再形成P 阱，必须形成深N阱，即deep NWELL (NISO) NWELL的方块电阻一般为1KΩ/□
掺杂技术
掺杂就是人为地将所需要的杂质以一定的方式掺入到 硅片中的区域，并达到规定的数量和一定的分布 掺杂 的种类有P型（硼，铟）和N型（磷，砷，锑）两种。
热扩散：在高温下，杂质原子从源运动到硅表 面并再分布的过程。有气相扩散和固体源扩散 两种。一般是从表面到内部浓度逐渐降低。 离子注入：将高能量离子打入硅表面，随后在 高温退火下激活。可以精确控制杂质浓度和注 入深度。
新材料: 铜
• 金属连接导线: 铜代替铝和钨
– 低电阻系数 – 改善元件的速度 – 电迁移抵抗能力较高 – 更高的电流密度
• 减少金属层数可以减少制成步骤
– 较低的生产成本 – 改善整体良率
新材料: 低-k
• 低-k 介电质取代硅玻璃作为連接导线的 应用 • CVD: 碳硅玻璃(CSG) 和 a-FC • SOD: HSQ 和 多孔性的二氧化硅. • 铜和低-k的组合來改善 IC芯片的速度
源漏工程与浅结
MOS器件中理想的源漏区是理想的pn结，但实际上源漏 区结构比较复杂。 LDD技术：在MOS源漏端靠近表面的地方形成轻搀杂的 区域，以达到削弱热载流子效应。 源漏延伸区结构：随着沟道尺寸的近一步缩小，热电子 效应已经不是主要效应，这时候由于源漏区的扩散运动会 使源漏区距离更短甚至短接起来，所以为了避免这一种窄 沟道效应，在LDD技术的基础上发展起来的具有更浅的结 深的一种结构。
P-well DNW P-Sub
N-well
2)Vth implant ,As3) So does P-well
1.12 Vth adjust implant mask5
B Double implants for better device performance: 1)To prevent S/D punch-through
150mm
单晶Si 多晶Si 的概念&特点
单晶 si 各向同性，如wafer
多晶 si 各向异性，如poly gate
Semiconductor Manufacturing basic concept
表面清洗
制造工艺中可能在晶片表面产生污染， 所以在进行下一步工艺前会对其进行 表面清洗工作。 湿法清洗技术，用溶液清洁硅片表面。 干法清洁技术，利用等离子体，超生 波，蒸气压等物理手段。
新材料: 高-k
• MOS栅极电容器的电容必須大到足以维持足够的电荷 • 圆形尺寸的缩减，栅极电容也缩小。 • 高-k, 将栅极电介质维持足够的厚度以防止漏电流和崩 溃 • 候选材料: TiO2 (k ~ 60), Ta2O5 (k ~ 25), 以及HfO2也有可 能 • BST (Ba½ Sr½ TiO3, k 值可高达 600) • 将会被用来作为DRAM 电容的介电材料。
Method: 1) Dry oxidation 2) Wet oxidation
P-Sub
1.3 Si3N4 deposition
CVD deposition
P-Sub 1.4 photoresist covering Photoresisit: positive & negative
P-Sub
RC01SHND 130nm Process
instruction： P+ ：high density of P ion implant P- ：lower density of P ion implant
P
： two implants,once P-, once P+
So did ：As+，As-，B+，B- ……
常压CVD，低压CVD，热CVD，电浆增强CVD，MOCVD
外延生长法
一般指气相外延，用来生长单晶薄膜。
物理气相淀积
主要包括蒸发和溅射两种。
光刻
光刻技术是集成电路中最重要的的工艺技术， 即用光学光源在致抗蚀剂上印刷出所需图形。 光刻技术直接反映集成电路的技术水平。 集成电路越复杂，其所需要的光刻次数越多。 光刻得越精细，集成电路的特征尺寸越小。 集成电路的发展过程也就是光刻技术的发展过 程。 光刻从接触式——接近式——投影式到现在的 步进式，一步步前进。
CONT
Poly 与金属之间或者扩散与金属之间的连接孔称为CONT
每个CONT的导通电阻大概是20欧姆左右，相对来说比较 大，因此如果用于输出端连接，都会尽量地多打一些 CONT，一般是要As more as possible
VIA
VIA 即通孔，是用于连接金属与金属之间的连接孔。 工艺上为了降低通孔的连接电阻，用钨栓作为连接介 质。每个通孔的导通电阻大概为5欧姆左右。(RC01S)
金属化
器件与器件之间通过金属连接起来，并且这种相连是欧 姆接触连接。
以前的连接使用的金属是金属铝，现在大部分已经开始 使用金属铜作为互连材料。金属铜的好处是电阻率更低。
硅化物（Silicide）是硅和难熔金属形成的化合物，能有 效降低接触电阻和搀杂多晶硅上的串联电阻。 自对准：淀积在硅片上的一薄层金属经过退火等处理后 形成硅化物，金属不与SiO2反应，所以使用具有选择性腐 蚀溶液除去金属，这样便在硅上选择性地形成了硅化物， 这就是自对准。
Wafer size
300mm
200mm
With 0.18um technology
With 0.13um technology
With 90nm technology With 65nm technology
器件隔离
局部氧化隔离（LOCOS） 传统的隔离技术，缺点是存在所谓的“鸟嘴” 效应，对集成不利，抑制Latch-up能力差。 浅沟槽隔离（STI） 180nm以后时代普遍使用的器件隔离方法，它 可以在全平坦化条件下使鸟嘴宽度为零。抑制 Latch-up效应能力强。
薄栅氧化
栅氧层是构成MOS器件的关键层，它对控制 器件的驱动能力，抑制短沟道效应，提高可靠 性等方面有着重要的作用。250nm时代以后， 一般采用超薄氮化氧化技术，一般只有几个nm 厚，可以提高器件可靠性。 例如 瑞萨90纳米工艺core NMOS tox=2.6nm
1.1 Substrate: P-Si (Axis:100)
Axis:100 1) Low interface trap density Nit(111)/Nit(100)~10 2) Higher surface carrier mobility μ(100) > μ(111)
P-Sub 1.2 Oxide growth SiO2
P-well DNW P-Sub 1.13 Si3N4 deposition
N-well
CMOS集成电路制造工艺介绍
Topics
Introduction.
Semiconductor Manufacturing concept. RC01S Process flow example.
半导体产生流程
半导体
固体材料的电导率位于导体与不导体之 间，并且其电导率对温度光照杂质及磁 场都敏感的材料称之为半导体材料。 由单一原子组成的，如锗(Ge)硅(Si)等。 由两种及两种以上元素组成的化合物半 导体。 基于硅工艺在半导体界的统治地位，以 下讨论都基于硅工艺。
Fea 晶圓尺寸越大，可以容納更多的晶片 現在 300 mm (12 吋)屬於過渡階段 未來將變成主流 建造製造工廠成本需要超過二十億 2010年以後第一個400 mm的晶圓工廠可能出現
Same design die size with different feature size
1.7 Select DNW region as operational object
DNW P-Sub
DNW
P-Sub
1.8 N-well formation
mask2 UV
DNW P-Sub 1.9 N-well implant
P+
1) 2)
Etch Implant photoresist,Si3N4 remove
1.5 deep n-well formation
mask1 UV mask
P-Sub
1.6 deep n-well implant
P+
DNW:
1) Improve substrate noise 1) Digital-analog separate 3) Back bias adjust
DNW P-Sub
初次氧化
生成SiO2缓冲层，减少后续工艺中Si3N4 对晶圆的应力。 干法氧化：速度慢，质量好，用于要求 高的栅氧等场合。 湿法氧化： 速度快，氧化层质量一般。 水气氧化：速度很快，氧化层质量很差， 一般只用于暂时的隔离层等。
薄膜生长技术
CVD（chemical vapor deposition）
曝光
光线从光源出发，经过按照电路版图设计制作 的Mask，到达涂有光刻胶的晶片表面，使光刻 胶发生化学反应，这一过程称为曝光。 整个暴光过程类似于普通照相过程。 根据光刻胶对光线反应的不同特性，光刻胶分 为正胶和负胶两种。正胶被暴光的部分被显影 掉，而负胶恰好相反。
正负胶的区别
刻蚀
把经过暴光显影后光刻胶下的材料除去的过程 称之为刻蚀 湿法刻蚀：利用材料的化学特性，将之在特定 的溶液中溶解掉。速度快，成本低，但是图形 的各向异性差，加工精度不高。 干法刻蚀：利用等离子体轰击硅表面，得到需 要的图形。精度高，各向异性好。
关于n型p型的解释
实际上纯净的Si是不导电的或者说导电性很差。 对纯净的Si之中掺入P或As等可以提供自由运动 电子的杂质的Si称为n type Si.相应的提供自由运 动电子的杂质被称为施主杂质。 对纯净的Si之中掺入Br等可以提供供自由运动电 子占据的空位的杂质的Si称为p type Si。相应地 该杂质被称为受主杂质。
Diffusion
Diffusion 即扩散层，在衬底上生成n型或p型有源区域. 用于形成MOS管或二极管三极管电阻等元器件。 用于形成用于隔离目的的guard-ring . 方块电阻一般为几十欧姆到100欧姆左右 ，温度系数比较大。
Poly
多晶硅简称为Poly ，一般分为单层多晶工艺和双层多晶工艺两种。 多晶硅最主要的用途就是做晶体管的栅极 。 1.用于器件之间的连线，不过由于单位电阻较大，一般会避免使用 多晶硅进行连线。 2.用于形成电阻，面积，电学性能等综合考虑，多晶硅电阻是我们 在CMOS工艺中能够得到的最好的电阻。 3.用于形成电容，有MOS电容和双层Poly电容两种。Poly电容精度比 较高，可以得到相对精度很高的电容，在模拟电路设计中被大量 使用。 Poly的单位电阻一般为100欧姆左右，不过为了降低Poly的电阻，往 往在其上面生成一层硅化物，如钛化硅等，以降低其电阻值，这 时单位电阻大概可以降到10~20欧姆左右
Metal
• 一般为AL工艺或铜工艺。 • RC01S-HND 为5层金属铝铜工艺，第一层 金属方块电阻为0.145欧姆，第2~第4层方 块电阻为0.115欧姆，第5层方块电阻为 0.035欧姆 • 瑞萨90nm process ---Cu 工艺
工艺流程示意图演示
A typical 0.13um CMOS process flow
N-well DNW P-Sub
3)
1.10 P-well formation mask3
B+
P-well DNW P-Sub
N-well
1.11 Vth adjust implant mask4
As N-well Vth implant use double implants: 1)Punch-through implant ,As+
WELL
晶片上的用于制造晶体管等元件的衬底称为WELL(即阱） WELL 按照参杂杂质的不同分为NWELL和PWELL。 NWELL 有深N阱(deep nwell)和浅N阱两种，为了在N阱 中再形成P 阱，必须形成深N阱，即deep NWELL (NISO) NWELL的方块电阻一般为1KΩ/□
掺杂技术
掺杂就是人为地将所需要的杂质以一定的方式掺入到 硅片中的区域，并达到规定的数量和一定的分布 掺杂 的种类有P型（硼，铟）和N型（磷，砷，锑）两种。
热扩散：在高温下，杂质原子从源运动到硅表 面并再分布的过程。有气相扩散和固体源扩散 两种。一般是从表面到内部浓度逐渐降低。 离子注入：将高能量离子打入硅表面，随后在 高温退火下激活。可以精确控制杂质浓度和注 入深度。
新材料: 铜
• 金属连接导线: 铜代替铝和钨
– 低电阻系数 – 改善元件的速度 – 电迁移抵抗能力较高 – 更高的电流密度
• 减少金属层数可以减少制成步骤
– 较低的生产成本 – 改善整体良率
新材料: 低-k
• 低-k 介电质取代硅玻璃作为連接导线的 应用 • CVD: 碳硅玻璃(CSG) 和 a-FC • SOD: HSQ 和 多孔性的二氧化硅. • 铜和低-k的组合來改善 IC芯片的速度
源漏工程与浅结
MOS器件中理想的源漏区是理想的pn结，但实际上源漏 区结构比较复杂。 LDD技术：在MOS源漏端靠近表面的地方形成轻搀杂的 区域，以达到削弱热载流子效应。 源漏延伸区结构：随着沟道尺寸的近一步缩小，热电子 效应已经不是主要效应，这时候由于源漏区的扩散运动会 使源漏区距离更短甚至短接起来，所以为了避免这一种窄 沟道效应，在LDD技术的基础上发展起来的具有更浅的结 深的一种结构。
P-well DNW P-Sub
N-well
2)Vth implant ,As3) So does P-well
1.12 Vth adjust implant mask5
B Double implants for better device performance: 1)To prevent S/D punch-through
150mm
单晶Si 多晶Si 的概念&特点
单晶 si 各向同性，如wafer
多晶 si 各向异性，如poly gate
Semiconductor Manufacturing basic concept
表面清洗
制造工艺中可能在晶片表面产生污染， 所以在进行下一步工艺前会对其进行 表面清洗工作。 湿法清洗技术，用溶液清洁硅片表面。 干法清洁技术，利用等离子体，超生 波，蒸气压等物理手段。
新材料: 高-k
• MOS栅极电容器的电容必須大到足以维持足够的电荷 • 圆形尺寸的缩减，栅极电容也缩小。 • 高-k, 将栅极电介质维持足够的厚度以防止漏电流和崩 溃 • 候选材料: TiO2 (k ~ 60), Ta2O5 (k ~ 25), 以及HfO2也有可 能 • BST (Ba½ Sr½ TiO3, k 值可高达 600) • 将会被用来作为DRAM 电容的介电材料。
Method: 1) Dry oxidation 2) Wet oxidation
P-Sub
1.3 Si3N4 deposition
CVD deposition
P-Sub 1.4 photoresist covering Photoresisit: positive & negative
P-Sub
RC01SHND 130nm Process
instruction： P+ ：high density of P ion implant P- ：lower density of P ion implant
P
： two implants,once P-, once P+
So did ：As+，As-，B+，B- ……
常压CVD，低压CVD，热CVD，电浆增强CVD，MOCVD
外延生长法
一般指气相外延，用来生长单晶薄膜。
物理气相淀积
主要包括蒸发和溅射两种。
光刻
光刻技术是集成电路中最重要的的工艺技术， 即用光学光源在致抗蚀剂上印刷出所需图形。 光刻技术直接反映集成电路的技术水平。 集成电路越复杂，其所需要的光刻次数越多。 光刻得越精细，集成电路的特征尺寸越小。 集成电路的发展过程也就是光刻技术的发展过 程。 光刻从接触式——接近式——投影式到现在的 步进式，一步步前进。
CONT
Poly 与金属之间或者扩散与金属之间的连接孔称为CONT
每个CONT的导通电阻大概是20欧姆左右，相对来说比较 大，因此如果用于输出端连接，都会尽量地多打一些 CONT，一般是要As more as possible
VIA
VIA 即通孔，是用于连接金属与金属之间的连接孔。 工艺上为了降低通孔的连接电阻，用钨栓作为连接介 质。每个通孔的导通电阻大概为5欧姆左右。(RC01S)
金属化
器件与器件之间通过金属连接起来，并且这种相连是欧 姆接触连接。
以前的连接使用的金属是金属铝，现在大部分已经开始 使用金属铜作为互连材料。金属铜的好处是电阻率更低。
硅化物（Silicide）是硅和难熔金属形成的化合物，能有 效降低接触电阻和搀杂多晶硅上的串联电阻。 自对准：淀积在硅片上的一薄层金属经过退火等处理后 形成硅化物，金属不与SiO2反应，所以使用具有选择性腐 蚀溶液除去金属，这样便在硅上选择性地形成了硅化物， 这就是自对准。