基于FPGA的LVDS学习报告

From：DS25BR110 3.125 Gbps LVDS Buffer with Receive Equalization
总结
DS25BR120 的特点是four levels of preemphasis(PE)， 是最优的驱动设备 DS25BR110 的特点是four levels of receive equalization（EQ),是最理想的接收 设备

3、LVDS的常见总线结构
3.1 Point-to-Point
单向的点到点总线是最简单的形式，总线上只有一个驱动器和一个 接收器。如果采用这种构形而且需要进行双向通信，则需要增加一 条路径。 优点： 可实现同时传输 不间断的、开机状态下的插拔 清晰直接的电信号路径 — 最高的速度 缺点： 成本高
DS25BR120引脚框图和预加重真值表
Pin Diagram
Pre-Emphasis Truth Table
DS25BR120应用
时钟和数据缓冲 金属电缆驱动 FR-4 驱动


注：FR-4是PCB板的一种材料, FR-4是覆铜板中用量最大， 用途最广泛的一类产品。
DS25BR120典型应用示意图
Pin Diagram
Control Pins (EQ0 and EQ1) Truth Tables
DS25BR110应用
时钟和数据缓冲 金属电缆均衡 （Metallic Cable Equalization） FR-4 均衡 （FR-4 Equalization）

DS25BR110典型应用示意图
From：From:Spartan-6 Family Overview, Table 2
Virtex-6 系列FPGA 器件特点总结
From :Virtex-6 Family Overview, table 1
Virtex-6 LXT and SXT FPGA 器件封装和最 大可用I/O数
From :Virtex-6 Family Overview, table 2

DS25BR100


DS25BR100的特点是both pre-emphasis（PE） and receive equalization(RE)，是最理想的中继 设备（repeater device） The repeater device repeats a signal between the transmission device and the reception device, and includes an equalizer amplifier that amplifies a signal that is received from the transmission device or another repeater device.
From：DS25BR120 3.125 Gbps LVDS Buffer with Transmit Pre-Emphasis
DS25BR110
3.125 Gbps LVDS Buffer with Receive Equalization
DS25BR110 特点


直流-3.125Gbps 低抖动，高抗干扰性，低功率运行 Four Levels of Receive Equalization （Reduce ISI Jitter）
基于FPGA的LVDS 接口应用 学习汇报
汇报人:张兴
1、什么是差分信号？

差分信号利用两根导线来传输数据，我们 主要研究低压差分信号（Low Voltage Differential Signal，LVDS)。在正引线上， 电流正向流动，负引线构成电流的返回通 路，接收器仅仅给出两传输线上的信号差, 因此共模噪声信号将被抑制掉。LVDS一般 用恒流源驱动器，在接收侧一般是简单的 100 W电阻。
2、LVDS接口电路原理示意图
LVDS接口电路连接图
DS92LV18框图
DS92LV18特点

15–66 MHz 18:1/1:18 串行/解串器(2.376Gbps full duplex throughput) 3.3V供电 内置锁相环（PLL） Robust BLVDS serial transmission across backplanes and cables for low EMI 具有各自的时钟，使能端和电源端进行独立的发送和接收 热插拔保护 低功率： 90mA (典型值) 发送
LVDS电路工作原理图
LVDS工作原理解释

当 A1、A2 开通时，B1、B2 关闭，电流由驱动 器的 A1 流出，经过传输线和电阻后从 A2 流回， 当 B1、B2 打开时，A1、A2 关闭，电流由驱动 器的 B1 流出，经过传输线和匹配电阻后从 B2 流 回，由图1可以看出两种状态的电流流向随着状态 的翻转而改变，在接收端采集到匹配电阻的压降 不同，从而产生了有效的逻辑“0”和逻辑“1”状 态。
DS25BR120 特点

直流-3.125Gbps 低抖动，高抗干扰性，低功率运行 Four Levels of Transmit Pre-Emphasis （PE） Drive Lossy Backplanes and Cables 片上100W电阻 在LVDS I/O引脚进行7kV ESD（Electro-Static discharge ）测试，保护相邻器件 3 mm x 3 mm，8引脚WSON封装

全局时钟网络
每个 Spartan-6 FPGA 都提供了 16 条全局 时钟线路，不仅具有最大的扇出，而且还 能够到达每一个触发器时钟输入端。 在每个 Virtex-6 FPGA 中，32 个全局时钟 线路可提供最高扇出，能抵达所有触发器 时钟端、时钟使能端、置位/复位端以及众 多逻辑输入端。
采用分发芯片DS90LV110T
LVDS分发芯片 DS90LV110T，具 有最大为1：10的 分发能力，10路输 出共用一个门控端。
3.3 Multipoint
多点或者共享总线构形是最灵活的构型，同一总线上具有多个驱动器 和接收器，但是任意时刻只有一个驱动器被激活，因此传输是双向半 双工式的。 优点：成本低 缺点： 一次只能进行一次会话 开机状态下的插拔复杂棘手 信号传输路径错综复杂

直接连接方式
在信号速率不高（<155Mbps）时，这 种联接方式是可以的。
当信号速度过高时候，容易导致信号反 射；由于避免不了过孔的存在，也影响 传输质量，高速时不要采用这种方式。
另外，要注意的一点是，终端匹配电阻 应该是一个电阻，100欧左右，这个电 阻一定要在最远的接收器输入端。若每 个接收器输入端都短接上一个100欧的 匹配，将大大降低抗噪容限，抗干扰能 力将下降。
Bus LVDS 串行/解串器示意图
Bus LVDS SerDes

Bus LVDS SerDes 非常灵活、高效。它们 不需要特殊的训练模板来实现锁定，具有 简单的终端技术，在时序方面的要求更为 宽松，能支持热插拔，并不限制发送到发 射机的数据的类型，其高效的编码可以消 除由于空闲等待或者逗号字符造成的互联 带宽损失。
DS25BR120
3.125 Gbps LVDS Buffer with Transmit PreEmphasis（预加重）
预加重 理论已经证明,鉴频器的输出噪声功率谱按频率的平方规律增加。但是，许多


实际的消息信号， 例如语言、音乐等，它们的功率谱随频率的增加而减小， 其大部分能量集中在低频范围内。这就造成消息信号高频端的信噪比可能降 到不能容许的程度。但是由于消息信号中较高频率分量的能量小，很少有足 以产生最大频偏的幅度，因此产生最大频偏的信号幅度多数是由信号的低频 分量引起。平均来说，幅度较小的高频分量产生的频偏小得多。所以调频信 号并没有充分占用给予它的带宽。因为调频系统的传输带宽是由需要传送的 消息信号（调制信号）的最高有效频率和最大频偏决定的。然而，接收端输 入的噪声频谱却占据了整个调频带宽。这就是说，在鉴频器输出端噪声功率 谱在较高频率上已被加重了。 为了抵消这种不希望有的现象，在调频系统中人们普遍采用了一种叫做预加 重和去加重措施，其中心思想是利用信号特性和噪声特性的差别来有效地对 信号进行处理。即在噪声引入之前采用适当的网络（预加重网络），人为地 加重（提升）发射机输入调制信号的高频分量。然后在接收机鉴频器的输出 端，再进行相反的处理，即采用去加重网络把高频分量去加重，恢复原来的 信号功率分布。在去加重过程中，同时也减小了噪声的高频分量，但是预加 重对噪声并没有影响，因此有效地提高了输出信噪比。

3.4 不同总线结构的性能
点到点的连接结构可以在高达芯片组最大的性能指标的情 况下工作，这也取决于互联是否支持那么高的速度。
4、Spartan-6 系列FPGA 器件特点总结
From:Spartan-6 Family Overview, Table 1
Spartan-6 系列器件封装和最大可用I/O数
注：ISI是Inter System Interference缩写，其中文名：码间干扰

片上100W电阻 在LVDS I/O引脚进行7kV ESD（Electro-Static discharge ）测试，保护相邻器件 3 mm x 3 mm，8引脚WSON封装
DS25BR110引脚框图和控制引脚真值表

Block RAM
每个 Spartan-6 FPGA 都具有 12～268 个 双端口 Block RAM，每一个的存储容量为 18Kb。 每个 Virtex-6 FPGA 都有 156 – 1064 个双 端口 Block RAM，每个存储容量为 36 Kb。

可编程数据位宽



Spartan-6每个端口都可配置为 16Kx1、8Kx2、 4Kx4、2Kx9（或 8）、1Kx18（或 16），或 512x36（或 32）。 Spartan-6可将每个 Block RAM 分为两个完全独 立的 9Kb Block RAM Virtex-6每个端口都可以配置为 32K × 1、16K × 2、8K × 4、4K × 9（或 8）、2K × 18（或 16）、1K × 36（或 32）或 512× 72（或 64。 Virtex-6 每个 Block RAM 可拆分为完全独立的两 个 18 Kb Block RAM
DS25BR100 典型应用示意图
设备信息总结
总体结构设计方案
From:基于ＬＶＤＳ的多路ＳＰＩ的ＰＣＩ板卡设计与实现
DS90LV001
以数字式的LVDS I/O 来对整个印刷电路板 （PCB）进行驱动，则信号品质将变得很 差，因而在靠近插件的位置加入LVDS信号 缓冲器DS90LV001，以最大限度减少信号 传输距离所带来的信号衰减。 DS90LV001 是一种 800 Mbps 单 LVDS/LVPECL 到 LVDS 缓冲器，其封装 小至 3×3 mm。
LVDS的优点



高速 LVDS 信号一般只有 350~400mV 的逻辑 摆幅，较小的摆幅缩短了信号的转换时间，因而 实现了信号的高速传输，速度可达几百Mbps。 低功耗 LVDS 的驱动器是 3.5mA 的恒流源，它 的终端压降是 350mV，因此负载功耗只有 1.2mW。 低噪声 差分信号传输模式比单端信号传输模式 具有更强的共模输入噪声的抑制能力 低成本 简单的CMOS互补结构

3.2 Multidrop



多落点总线具有一个驱动器，同一总线上有多个接收器，这里的通信 同样也是单向的。 优点： 互联数更少 无需中央交换芯片 可以实现数据的串行化 — 引线更少，连接器更小。 缺点： 电气路径有一定的复杂性 开机状态下的插拔很棘手
信号分发问题
对LVDS信号进行分发处理，即将一路 LVDS信号发送到多个接收器件，是我们经 常会用到的。 直接连接方式 采用专用芯片对LVDS信号进行处理
Spartan-6与Virtex-6的区别

ቤተ መጻሕፍቲ ባይዱ
输入输出 Spartan-6的I/O 引脚的数量在 102 -576 之间，引 脚最高电压为3.3V。 Virtex-6的I/O 引脚数量在 240 – 1200 之间，引脚 最高电压为2.5V。
时钟管理
每个 Spartan-6 FPGA 都具备多达 6 个时 钟管理并列式窗口（CMT），每个 CMT 由 两个 DCM 和一个 PLL 构成。 每个 Virtex-6 FPGA 都有多达 9 个时钟管 理并列式窗口 (CMT)，每个又包括两个 PLL 型混合模式时钟管理器 (MMCM)