层次化设计

数字基础—层次化设计零基础电子设计系列课程
主讲人：范秋华
国家级电工电子实验教学中心（青岛大学）
数字启航
国家级电工电子实验教学中心
4.5.3 层次化设计
⏹准备
⏹元件例化语句
⏹端口映射
⏹层次化编程举例
数字启航
国家级电工电子实验教学中心准备
数字启航
国家级电工电子实验教学中心
数字启航国家级电工电子实验教学中心例化标号：元件名
PORT MAP (端口映射）
元件例化语句:
元件定义语句:
元件例化
COMPONENT 元件名IS
generic (类属表)；
port (端口名表)；
END COMPONENT 文件名；
COMPONENT
cnt4b IS
port (clk,rst,ena: in std_logic;
outy:out std_logic_vector(3 downto0);
cout:out std_logic);
END COMPONENT ;
元件定义举例
COMPONENT
decl7s IS port (a: in std_logic_vector (3 downto 0 );
led7s : out std_logic_vector (6 downto 0 ));
END COMPONENT ;
元件定义举例
位置对应方式例化标号：元件名
Port Map （信号1,信号2,…）;
名字直接对应
例化标号：元件名Port Map （信号A=>信号A1, 信号B=>信号B1,…）;
元件例化语句
U1 : cnt4b Port Map (clock0,rst0,ena0,tmp,cout0 );
U2 : decl7s Port Map (a=>tmp,led7s=>led);
例化名：元件名Port Map (端口映射）；[端口名=>] 连接端口名
architecture struct of eqcomp4 is
COMPONENT XNOR2
PORT (A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT;
COMPONENT and4
PORT (a,b,c,d:IN STD_LOGIC;
q:OUT STD_LOGIC);
END COMPONENT;
SIGNAL X:STD_LOGIC_VECTOR(0 TO 3);
begin
U0:xnor2 port map (A=>a0,B=>b0,C=>x0);
U1:xnor2 port map (B=>b1,A=>a1,C=>x1 );
U2:xnor2 port map ( );
U3:xnor2 port map ( ) ;U4:and4port map (a=>x0,b=>x1,c=>x2,d=>x3,q=>equal);用名称对应方式，完成元件的端口映射
B=>b2,A=>a2,C=>x2B=>b3,A=>a3,C=>x3
architecture struct of eqcomp4 is COMPONENT XNOR2
PORT (A,B:IN STD_LOGIC;
C:OUT STD_LOGIC);
END COMPONENT ;
COMPONENT and4
PORT (a,b,c,d:IN STD_LOGIC;
q:OUT STD_LOGIC);
END COMPONENT ;
SIGNAL X:STD_LOGIC_VECTOR(0 TO 3);begin
U0:xnor2 port map (a0,b0,x0); U1:xnor2 port map (a1,b1,x1);U2:xnor2 port map ( );U3:xnor2 port map ( );U4:and4 port map (x0,x1,x2,x3,equal);位置对应方式，完成元件的端口映射a2,b2,x2a3,b3,x3
数字启航
国家级电工电子实验教学中心
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY jishuyima IS
PORT (clock0,rest0,ena0 : IN STD_LOGIC;
led : OUT STD_LOGIC_VECTOR(6 downto0);
cout0 : OUT STD_LOGIC );
END ;
ARCHITECTURE fd1 OF jishuyima IS
COMPONENT cnt4b
port (clk,rst,ena: in std_logic;
outy:out std_logic_vector(3 downto0);
cout:out std_logic);
END COMPONENT ;
COMPONENT decl7s
port (a: in std_logic_vector(3 downto0 );
led7s : out std_logic_vector(6 downto0 ));
END COMPONENT ;
SIGNAL tmp: STD_LOGIC_vector(3 downto0); BEGIN
U1 : cnt10 PORT MAP (clock0,rEst0,ena0,tmp,cout0 ); U2 : decl7s PORT MAP (a=>tmp,led7s=>led);
END ARCHITECTURE fd1;
层次化编程举例元件定义语句:
元件例化端口映射
定义信号作为内部连接线
计数译码顶层设计描述
数字启航
国家级电工电子实验教学中心
简易电子琴的设计框图
层次化编程举例
数字启航
简易电子琴的设计国家级电工电子实验教学中心
八音琴的原理图
小结
同学们再见！
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;
ENTITY or2a IS PORT (a, b : IN STD_LOGIC; c : OUT STD_LOGIC); END ENTITY ; ARCHITECTURE fh1 OF or2a is BEGIN c <= a or b ; END ARCHITECTURE ;
LIBRARY IEEE; --半加器描述(1)
USE IEEE.STD_LOGIC_1164.ALL;
ENTITY h_adder IS
PORT (a, b : IN STD_LOGIC;
co, so : OUT STD_LOGIC);
END ENTITY h_adder;
ARCHITECTURE fh1 OF h_adder is
BEGIN
so <= NOT(a XOR (NOT b)) ;
co <= a AND b ;
END ARCHITECTURE fh1; 全加器原理图
LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY f_adder IS PORT (ain ，bin ，cin : IN STD_LOGIC;cout ，sum : OUT STD_LOGIC );END ENTITY f_adder;ARCHITECTURE fd1 OF f_adder IS COMPONENT h_adder PORT ( a ，b : IN STD_LOGIC;co ，so : OUT STD_LOGIC);END COMPONENT ；COMPONENT or2a PORT (a ，b : IN STD_LOGIC; c : OUT STD_LOGIC);END COMPONENT ；SIGNAL d ，e ，f : STD_LOGIC; BEGIN u1 : h_adder PORT MAP(a=>ain ，b=>bin ，co=>d ，so=>e);u2 : h_adder PORT MAP(a=>e ，b=>cin ，co=>f ，so=>sum);u3 : or2a PORT MAP(a=>d ，b=>f ，c=>cout);END ARCHITECTURE fd1; 1位二进制全加器顶层设计描述
元件定义语句:元件例化端口映射定义信号作为内部连接线。