组合逻辑电路设计—加法器

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加法器电路设计实验报告

加法器电路设计实验报告【加法器电路设计实验报告】一、实验目的本实验的主要目标是通过实际操作，设计并实现一个基础的加法器电路，以深入理解数字逻辑电路的设计原理和工作方式。

通过对半加器、全加器以及多位加法器的设计与搭建，进一步熟悉集成门电路的应用，掌握组合逻辑电路的设计方法，并能对电路的逻辑功能进行有效的验证与分析。

二、实验原理加法器是数字系统中的基本运算单元，其核心工作原理基于二进制数的加法规则。

在最基础的层面上，一个半加器（Half Adder）用于计算两个一位二进制数的和，同时产生一个进位输出；而全加器（Full Adder）在此基础上增加了处理来自低位的进位输入，可以完成三位二进制数的相加。

对于多位二进制数的加法，可以通过级联多个全加器来实现。

1. 半加器：由两个异或门（XOR）实现“和”输出，一个与门（AND）实现“进位”输出，即S=A XOR B，Cout=A AND B。

2. 全加器：除了接收两个数据输入A和B外，还接收一个进位输入Cin，同样由异或门计算“和”，但“进位”输出需要考虑三个输入的与或逻辑关系，即S=A XOR B XOR Cin，Cout=(A AND B) OR (B AND Cin) OR (A AND Cin)。

三、实验步骤1. 半加器设计：首先，利用集成电路库中的逻辑门元件构建半加器，将A 和B作为异或门的输入得到和信号S，将A和B分别连接到与门的两个输入端得到进位信号Cout。

2. 全加器设计：在半加器的基础上，增加一个输入端Cin代表低位的进位，同样运用异或门和与门组合形成全加器的逻辑结构，根据全加器的逻辑表达式连接各门电路。

3. 多位加法器设计：为了实现多位二进制数的加法，将若干个全加器按照从低位到高位的顺序级联起来，每级全加器的进位输出连接到下一级的进位输入。

四、实验结果及分析经过电路设计与仿真测试，成功实现了从半加器到多位加法器的功能转化。

当给定两组多位二进制数后，所设计的加法器电路能够准确无误地计算出它们的和，并正确显示进位信息。

组合逻辑电路实验报告

组合逻辑电路实验报告实验目的：本实验旨在通过实际操作，加深对组合逻辑电路的理解，掌握组合逻辑电路的设计与实现方法，提高实际动手能力和解决问题的能力。

实验原理：组合逻辑电路是由多个逻辑门组成的电路，其输出仅取决于当前输入的状态，与前一状态或时间无关。

常见的组合逻辑电路包括加法器、减法器、译码器、编码器等。

在实验中，我们将重点研究加法器和译码器的设计与实现。

实验内容：1. 加法器的设计与实现。

首先，我们将学习并掌握半加器和全加器的设计原理，然后利用逻辑门实现半加器和全加器电路。

通过实际搭建电路并进行测试，我们将验证加法器的正确性和稳定性。

2. 译码器的设计与实现。

其次，我们将学习译码器的工作原理和应用场景，并利用逻辑门实现译码器电路。

通过实际操作，我们将验证译码器的功能和性能，并探讨其在数字系统中的应用。

实验步骤：1. 硬件搭建。

根据实验要求，准备所需的逻辑门芯片、连接线、示波器等硬件设备，按照电路图进行搭建。

2. 逻辑设计。

根据实验要求，进行逻辑设计，确定逻辑门的连接方式和输入输出关系。

3. 电路测试。

将输入信号输入到电路中，观察输出信号的变化，记录并分析测试结果。

4. 数据处理。

对测试结果进行数据处理和分析，验证电路的正确性和稳定性。

实验结果与分析：经过实验操作和数据处理，我们成功设计并实现了加法器和译码器电路。

通过测试，我们验证了电路的正确性和稳定性，加深了对组合逻辑电路的理解和掌握。

实验总结：通过本次实验，我们进一步加深了对组合逻辑电路的理解，掌握了加法器和译码器的设计与实现方法，提高了实际动手能力和解决问题的能力。

同时，也发现了实验中存在的问题和不足之处，为今后的学习和实践提供了宝贵的经验和教训。

实验改进：在今后的实验中，我们将进一步完善实验方案，加强实验前的理论学习和准备工作，提高实验操作的规范性和准确性，以及加强实验结果的分析和总结，不断提升实验质量和效果。

结语：通过本次实验，我们深刻认识到了组合逻辑电路在数字系统中的重要性和应用价值，也认识到了实验操作的重要性和必要性。

加法器减法器

加法器减法器实验⼆组合逻辑电路实验—加法器实验⽬的：1. 掌握加法器相关电路的设计和测试⽅法2. 掌握常见加法器集成芯⽚使⽤⽅法实验原理：在组合逻辑电路中任意时刻的输出只取决于该时刻的输⼊，与电路原来的状态⽆关。

常见加法器芯⽚：加减法电路常见芯⽚74LS183，74LS283等实验内容：⼀、实现两个BCD码的加法运算要求：利⽤74LS283加法器来完成。

思考：当两数之和⼩于或等于9时，相加结果和⼆进制数相加没有区别，如果⼤于9时，要如何处理进位。

下表为两个8421的⼆——⼗进制数相加应得到的⼆——⼗进制形式的结果：由表可见，将两个⼆——⼗进制数⽤⼆进制加法器相加，则相加结果⼩于等于9（1001）时，得到的和就是所求的⼆——⼗进制和。

⽽当相加结果⼤于等于10（1010）后，必须将这个结果在另⼀个⼆进制加法器加6（0110）修正，才能得到⼆——⼗进制的和及相加的进位输出。

所以，产⽣进位输出CO2的条件为产⽣CO2的同时，应该在上加上6（0110），得到的和CO2就是修正后的结果，电路图如下：在信号发⽣器中输⼊数据如下：则结果为：图中由下往上读数，即为结果的⼆进制形式，26为进位端，即⼗位。

⼆、实现两个四位⼆进制的减法要求：利⽤74LS283加法器来完成。

思考：如何将加法器转换为减法功能。

⼆进制的减法如何实现。

在算术运算中，减法可以看做加上这个数的负数来表⽰，在数字电路中，可以将减去⼀个数表⽰成加上这个数的反码。

故在设计电路时，可将减数取反，所以电路图为：在信号发⽣器中输⼊数据如下：则结果为：上向下读数为结果的⼆进制形式。

表⽰负数。

组合逻辑电路实验报告

组合逻辑电路实验报告引言：组合逻辑电路是数字电路的重要组成部分，广泛应用于计算机、通信等领域。

本实验旨在通过设计和实现一个基本的组合逻辑电路，加深对数字电路的理解，同时掌握实验的步骤和方法。

一、实验目的本次实验的主要目的是设计并实现一个4位二进制加法器，通过对二进制数进行加法运算，验证组合逻辑电路的正确性。

二、实验原理1. 二进制加法二进制加法是指对两个二进制数进行相加的运算。

在这个过程中，我们需要考虑进位问题。

例如，对于两个4位二进制数A和B，加法的规则如下：- 当A和B的对应位都是0时，结果位为0；- 当A和B的对应位有一个位是1时，结果位为1；- 当A和B的对应位都是1时，结果位为0，并需要将进位加到它们的下一位。

2. 组合逻辑电路组合逻辑电路是由多个逻辑门组成的电路，根据输入信号的组合条件决定输出信号的状态。

在本实验中，我们将使用与门、或门、非门等基本逻辑门设计加法器电路。

三、实验步骤1. 设计电路根据二进制加法的原理，我们可以通过组合逻辑电路来实现一个4位二进制加法器。

设计原理如下：- 使用四个与门分别对应四个位的相加；- 使用四个异或门进行无进位相加；- 使用一个或门将各位相加后的进位输出；- 最后将四个位的和和进位进行合并得到最终结果。

2. 搭建电路实验装置根据设计步骤，将与门、异或门、或门等集成电路以及电阻、导线等连接在面包板上，搭建出电路实验装置。

3. 验证电路正确性输入两个4位的二进制数A和B，并将结果与预期结果进行对比，验证电路的正确性。

重复进行多组实验，确保电路的可靠性和稳定性。

四、实验结果与分析通过多次实验，我们得到了实验结果。

将结果与预期结果进行对比，并计算误差，可以得出结论。

在实验中，我们还观察到了实验结果的稳定性和可靠性，并对实验结果的波形进行了分析。

五、实验总结通过本次实验，我们了解了组合逻辑电路的基本原理和设计方法，并通过设计和搭建4位二进制加法器电路，实践了电路设计的过程。

逻辑电路设计--加法器

“逢十六进一变成逢十进一”
6+7=13 非法码
加6修正
8+9=17
加6
需要加6修正情况：①：和在10—15之间，② ：有进位Co。
• BCD（8421）码加法器电路设计
0 1 1 F 0
F C S S S S S S S S S S S S S S S S 0 1 1 0 O 3 2 1 0 3 2 1 3 2 0 3 2 S S S S S S S S 2 2 0 3 1 0 3 1 C S S S S O 3 2 3 1
A B B C A C i i i i 1 i i 1
加法器（9）
全加器与全减器的比较：全加器和/差进位/借位
全减器
A B C i i i 1
A B C i i i 1
A B B C A C i i i i 1 i i 1
D
i
1
A B B C A C i i i i 1 i i 1
C (A B ) C ( A B ) i 1 i i i 1 i i
m(1,2,4,7) A B C i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
D A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C A B C A B C A B C A B C i i i i 1 i i i 1 i i i 1 i i i 1
C
i
由全加器实现的全减器电路

实验一组合逻辑电路的设计

实验一组合逻辑电路的设计组合逻辑电路是一种电子电路，由逻辑门组成，用于执行特定的逻辑功能。

在本实验中，我们将设计一个基本的组合逻辑电路以及一些常见的组合逻辑电路，包括加法器、减法器、比较器等。

首先，我们将设计一个基本的组合逻辑电路，该电路由两个输入和一个输出组成。

输入可以是0或1，输出将依据输入的值进行逻辑运算得出。

在这个基本电路中，我们将使用两个逻辑门：与门和或门。

与门的真值表如下：输入1输入2输出000010100111与门的布尔表达式是：输出=输入1AND输入2或门的真值表如下：输入1输入2输出000011101111或门的布尔表达式是：输出=输入1OR输入2基于以上真值表和布尔表达式，我们可以通过逻辑门的连接来设计一个基本的组合逻辑电路。

具体设计步骤如下：1.首先，将两个输入引线分别连接到与门和或门的输入端。

这将确保输入的值能够传递到逻辑门中。

2.将与门和或门的输出引线连接到一个输出引线上，以便能够输出最终的逻辑结果。

3.最后，将逻辑门的电源连接到电路的电源上，以确保逻辑门能正常工作。

通过以上步骤，我们就完成了一个基本的组合逻辑电路的设计。

这个电路可以根据输入产生不同的输出，实现不同的逻辑功能。

除了基本的组合逻辑电路，我们还可以设计一些常见的组合逻辑电路，如加法器、减法器和比较器。

加法器是用来执行数字加法的组合逻辑电路。

在一个二进制加法器中，输入是两个二进制数和一个进位位，输出是一个和输出和一个进位位。

加法器的设计可以通过级联多个全加器来实现。

减法器是用来执行数字减法的组合逻辑电路。

在一个二进制减法器中，输入是两个二进制数和一个借位位，输出是一个差输出和一个借位位。

减法器的设计可以通过级联多个全减法器来实现。

比较器是用来比较两个数字的大小的组合逻辑电路。

比较器的输出取决于输入的大小关系。

如果两个输入相等，则输出为0。

如果第一个输入大于第二个输入，则输出为1、如果第一个输入小于第二个输入，则输出为-1、比较器的设计可以通过使用逻辑门和触发器来实现。

组合逻辑电路全加器

执行机构控制
全加器可以用于控制执行机构，例如通过比较设定值与实际值的差异，控制执行机构的输出。
THANKS
感谢您的观看
Part
05
全加器的性能优化
运算速度的提升
01
02
03
减少信号传输延迟
通过优化电路布局和布线，减小信号在电路中的传输延迟，从而提高全加器的运算速度。
采用高速逻辑门
使用高速逻辑门，如 CMOS门，可以减少门电路的传输延迟，从而提高全加器的运算速度。
并行处理
采用并行处理技术，将多个全加器并行连接，可以同时处理多个输入信号，从而提高运算速度。
功耗的降低
降低门电路功耗
选择低功耗的逻辑门，如CMOS门，可以降低全加器的功耗。
减少信号翻转次数
优化电路设计，减少信号翻转次数，从而降低功耗。
动态功耗管理
采用动态功耗管理技术，根据实际需求动态调整全加器的功耗，从而达到节能的目的。
面积的优化
STEP 02
STEP 01
优化电路结构
采用标准单元
结果分析对测试结果进行Fra bibliotek析，判断全加器是否符合设计要求，并针对问题进行调试和优化。
Part
04
全加器的实现方式
硬件实现方式
集成电路实现
使用集成电路（IC）实现全加器是一种常见的方法。集成电路是将多个电子元件集成在一块芯片上，从而实现特定的功能。通过将多个门电路集成在一起，可以构建全加器。
晶体管实现
通过优化全加器的电路结构，减小其面积，从而减小芯片的制造成本。
STEP 03
减少元件数量
优化电路设计，减少元件数量，从而减小全加器的面积。

第2章-组合逻辑电路_5_加法器等

A3 A0 当B 都相等时，再与级联输入相比较。 3 B0
低位片的比较结果送入高位片的级联输入端，参与高位片的比较。
A0 A1 A2 A3
0 1 2 3 0 1 2 3
COMP
P
P<Q
A4 A5 A6 A7 B4 B5 B6 B7
0 1 2 3 0 1 2 3
COMP
P
P<Q FA<B FA=B FA>B
&
& & &
&
≥1
1
1
≥1 ≥1
1 1
1
YA=B YA>B
Y(A<B)、 Y(A＝B)、和Y(A〉B)、是输出端。
输
入
输
出
A3B3
A2B2
A1B1
A0B0
A>B
A<B
A=B
FA>B
FA=B
FA〈 B
A3>B3
A3<B3
X X
X X
X X
X X X X
X X
X X X X
X
X X
第2章组合逻辑
2.1 组合逻辑分析 2.2 组合逻辑设计 2.3 组合逻辑电路的等价变换 2.4 编码器 2.5 译码器 2.6 数据选择器 2.7 加法器 2.8 数据比较器 2.9 奇偶校验器
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两个二进制数之间的算术运算无论是加、减、乘、除，在计算机中都是化做若干步加法运算进行的。因此，加法器是构成算术运算器的基本单元。
计组合逻辑电路。应用中规模组合逻辑器件进行组合逻
辑电路设计的一般原则是：使用MSI芯片的个数和品种型号最少，芯片之间的连线最少

8位加法器设计程序过程

8位加法器设计程序过程八位加法器是一种组合逻辑电路，用于计算两个八位二进制数的和。

在设计过程中，需要确定输入和输出的位数、电路逻辑、输入输出关系等。

下面是一个八位加法器设计程序的详细过程。

1.确定输入和输出的位数：首先，我们需要明确八位加法器的输入和输出的位数。

在这个例子中，我们使用八位二进制数作为输入，并需要输出一个八位的和。

因此，输入和输出的位数均为8位。

2.确定输入和输出的表示形式：在计算机中，二进制数通常以补码形式进行表示。

因此，在这个例子中，我们将使用补码表示输入和输出。

3.分析电路逻辑：一个八位加法器由八位的全加器以及一个进位逻辑组成。

全加器用于计算两个相应位数相加的结果，而进位逻辑负责处理进位位。

因此，我们需要设计八个全加器和一个进位逻辑。

4.设计全加器电路：全加器是八位加法器的核心部分，用于计算两个位的和以及进位。

全加器的输入包括两个加数位和一个来自前一位的进位位。

输出包括和位以及进位位。

以下是一个典型的全加器电路：- 输入：A、B和C_in- 输出：Sum和C_out-逻辑表达式：Sum = A 异或 B 异或 C_inC_out = (A and B) 或 (C_in and (A 异或 B))设计八个这样的全加器电路，分别用于计算八个相应位数的和以及进位。

5.设计进位逻辑电路：进位逻辑电路负责处理来自各个位的进位。

具体来说，进位逻辑电路需要计算进位位以及进位到下一位的值。

以下是一个典型的进位逻辑电路：- 输入：C_in、C_0、C_1、C_2、C_3、C_4、C_5、C_6 和 C_7- 输出：C_out 和 C_next-逻辑表达式：C_out = C_7C_next = (C_6 and C_7) 或 (C_5 and (C_6 or C_7)) 或 (C_4 and (C_5 or (C_6 or C_7))) 或 ......(C_1 and (C_2 or (C_3 or (C_4 or (C_5 or (C_6 or C_7))))))其中，C_out代表从最高位传出的进位，C_next代表传递给下一位的进位。

[终稿]74LS283加法器

实验二组合逻辑电路实验—加法器
一、实验目的：
1.掌握加法器相关电路的设计和测试方法。

2.掌握常见加法器集成芯片使用方法。

二、实验原理：
在组合逻辑电路中任意时刻的输出只取决于该时刻的输入，与电路原来的状态无关。

常见加法器芯片：加减法电路
常见芯片74LS183，74LS283,等
三、实验内容
一、实现两个BCD码的加法运算。

要求：利用74LS283加法器来完成。

根据实验要求列出真值表：
根据真值表得出逻辑表达式：
Y=S4*S3+S4*S2设计电路如下：
字发生器内部参数：
逻辑分析仪结论：
二、实现两个四位二进制的减法
要求：利用74LS283加法器来完成。

要实现两个四位二进制的减法，只需把二进制码转化为对应的补码相加。

源码与补码：
设计电路图：
字发生器内部参数：
↑符号位
逻辑分析仪结论：
四、实验分析：
1、通过该实验，意识到自己对74LS283加法器的掌握还不过全面，实验设计过程中遇到很多困难。

经过自己的努力，对74LS283加法器有了进一步的了解。

2、实验对于组合逻辑电路的设计能力的考验很重视，通过实验可以加强这方面的能力。

3、在做加法时，易忽略进位端对实验结果的影响，需注意。

外，如果可以考虑到符号位就更好了！
4、在做减法时，对于二进制码转化为对应的补码的组合逻辑电路的设计尤为重要。

另。

实验一组合逻辑电路设计

实验一组合逻辑电路设计一、简介组合逻辑电路是数字电路的一种重要类型，由逻辑门组成，并且没有存储功能。

它的输出只取决于当前的输入状态，与过去的输入状态无关。

本实验旨在设计一组使用逻辑门构成的组合逻辑电路。

二、设计目标本实验的设计目标是实现一个4位2进制加法器电路。

输入为两个4位的二进制数，输出为其和。

为了方便起见，我们假设输入的二进制数已经在输入端以2进制的形式输入。

三、设计思路1.首先，需要设计一个4位的全加器电路，用于对两个位的进位进行处理。

全加器电路由三个输入和两个输出组成。

2.其次，将4个全加器电路组成4位的加法器电路，将各个位的进位进行连接。

3.最后，将输入的两个4位二进制数，以及4个进位信号，分别连接到4个全加器电路的输入端，将各个位的和输出连接到最终的输出端。

四、详细设计1.全加器电路的设计全加器电路有三个输入和两个输出。

其中，三个输入分别为A、B和Cin，分别表示两个相加的输入和进位输入。

两个输出分别为Sum和Cout，分别表示两个输入的和和进位输出。

我们可以使用两个半加器和一个或门来实现全加器电路。

半加器的真值表如下：A B Sum Cout0000011010101101其中，Sum表示两个输入的和，Cout表示两个输入的进位。

将两个半加器按照如下方式连接起来即可构成全加器电路：A --->+------> SumB --->+----------，----> CoutCin --->，--+2.四位加法器电路的设计四位加法器电路由4个全加器电路连接组成。

其中，第一个全加器的输入分别为A0、B0和Cin，输出为S0和C0；第二个全加器的输入分别为A1、B1和C0，输出为S1和C1；依次类推，第三个全加器的输入为A2、B2和C1，输出为S2和C2；第四个全加器的输入为A3、B3和C2，输出为S3和C3将四个全加器按照如下方式连接起来即可构成四位加法器电路：A0--->+---------------->S0B0--->+-------Cin ----，-+-------------------，-------> C0A1---+---->，---------------->S1B1---+---->，-------C0----，--------------，-+---------------，------->C1A2---+------>，---------------->S2B2---+------>，-------C1----，-+---------------->C2A3---+-------+---->，---------------->S3B3---+-----，--------3.输入输出连接将输入的两个4位二进制数依次连接到四位加法器电路的输入端，将四位加法器电路的输出端连接到最终的输出端。

组合逻辑电路(加法器)

Ci m3 m5 Ai Bi ( Ai Bi )Ci 1 Ai Bi
全加器的逻辑图和逻辑符号
Si m1 m2 m4 m7 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai BiCi 1 Ai ( BiCi 1 BiCi 1 ) Ai ( BiCi 1 BiCi 1 ) Ai ( Bi Ci 1 ) Ai ( Bi Ci 1 ) Ai Bi Ci 1
加法器
半加器和全加器
1、半加器
能对两个1位二进制数进行相加而求得和及进位的逻辑电路称为半加器.
半加器真值表 Ai Bi 0 1 0 1 Si 0 1 1 0 Ci 0 0 0 1
本位的和向高位的进位
Ai Bi
=1
Si Ci
加数
0 0 1 1
&
半加器电路图 Ai Bi ∑
CO
Si Ci
Si Ai Bi Ai Bi Ai Bi Ci Ai Bi
0
0
1
1
被加数/被减数
加数/减数
加减控制
BCD码+0011=余3码
C0-1＝0时，B0=B，电路执行A+B运算；当C0-1＝1 时，B1=B，电路执行A －B=A+B运算。
3、二-十进制加法器
修正条件 C C3 S3S2 S3S1
8421 BCD 输出 S3 ' S2 ' S1 ' S0' 4 位二进制加法器 C0-1 A1 A0 B3 B2 B1 B0
4位超前进位加法器递推公式
S 2 P2 C1 1G0 P 2P 1P 0C0 1 C2 G2 P2C1 G2 P2G1 P2 P S3 P3 C2 1G0 P 3P 2P 1P 0C0 1 C3 G3 P3C2 G3 P3G2 P3 P2G1 P3 P2 P

组合逻辑电路—加法器(电子技术课件)

例. 用74283构成将8421BCD码转换为余3码的码制转换电路。
8421码
0000 0001 0010
+0011 +0011 +0011
余3码
0011 0100 0101
8421码输入 0011
A3 A2 A1 A0 B3 B2 B1 B0
CCO
O
S3
74283 S2 S1 S0
C–1 0
余3码输出
A B Ci Co AB + ABCi + ABCi
AB + (A B)Ci
A
A B A B Ci S
B
AB CO
CO ( A B)Ci
Ci
≥1 Co
A S B Ci C I C O CO
任务一：加法器
加法器的应用
全加器真值表
AB C SC 0 0 00 0 0 0 11 0 0 1 01 0 0 1 101 1 0 01 0 1 0 10 1 1 1 00 1 1 1 11 1
➢ 不考虑低位进位，将两个1位二进制数A、B相加的器件。
• 半加器的真值表 • 逻辑表达式
S AB+ AB C = AB
如用与非门实现最少要几个门?
A
半加器的真值表
=1
S
A
B
BA
B
S
C
0000
1010
& C=AB
0110
1101
• 逻辑图
任务一：加法器
（2）全加器（Full Adder）
全加器能进行加数、被加数和低位来的进位信号相加，并根据求和结果给出
余 3 码输出
A3 B3 A2 B2 A1 B1 A0 B0

南通大学数字逻辑设计实验报告加法器

南通大学计算机科学与技术学院计算机数字逻辑设计实验报告实验名称模块化组合逻辑电路设计——加法器班级物联网工程192学号姓名指导教师杭月芹日期2020年12月8日成绩实验5 模块化组合逻辑电路设计——加法器一、实验目的1、对Verilog HDL 的模块化设计做初步了解；2、体会主流设计“自顶向下”设计思想。

3、掌握wire、reg 和input/output port 的灵活使用二、实验任务利用一位全加器设计一个两位加法器，在EDA工具软件中完成设计与仿真，并下载至EG01实验板进行调试与分析。

三、实验环境1. 一台内存4GB以上，装有64位Windows操作系统和Vivado 2017.4以上版本软件的PC机。

2. EG01实验板一个。

四、实验要求1、实验预习阶段：预习实验内容及准备工作，并提交预习报告。

复习加法器工作原理；拟定实验步骤及操作流程（利用Visio 等绘图工具绘制），整理逻辑电路设计思路（组合电路包括：真值表、卡诺图、逻辑表达式等；时序电路包括：输出函数表达式、激励函数表达式、次态方程组、状态表或状态图等）；利用Verilog设计源文件和仿真文件；设计实验验证方法和数据分析等。

2、利用Verilog 设计相关电路，在Vivado 中完成设计与仿真，记录并分析讨论实验结果的正确性，最后给出测试结论。

3、实验完毕，写出实验报告。

五、实验预习内容1.实验电路设计原理及思路说明全加器其实就是考虑到进位的加法器。

一位全加器的电路符号如图所示，真值表如表所示。

2. 实验电路原理图根据电路功能要求设计的电路模型如下图所示。

模块化组合逻辑电路设计——加法器的电路模型图六、实验内容与操作步骤1. 实验电路设计本次实验采用一个一位全加器的子模块和一个主模块共同完成。

（1）子模块程序：module FA1(input A,input B,input Cin,output reg Cout,output reg S);always @(A or B or Cin)begin{Cout,S}=A+B+Cin;endendmodule（2）主模块程序（顶层文件）：module EX5_Top(input [1:0] IA,input [1:0] IB,output [1:0] sum,output C );wire ct;//子模块的调用，例如其中FA1为子模块名称，FD0和FD1为在顶层文件中引用的名称。

组合逻辑电路的逻辑功能

组合逻辑电路的逻辑功能组合逻辑电路啊，就像是一群超级聪明又古灵精怪的小精灵，各自有着独特的魔法技能。

先说说加法器吧。

它就像是一个数学小天才，不管你给它什么样的数字组合，它都能迅速算出结果，像闪电一样快。

就好比你有一堆苹果和另一堆苹果，加法器这个小机灵鬼眨眼间就能告诉你总共有多少个苹果，完全不会出错，那计算速度，比超级计算机吃了加速药丸还快呢。

还有编码器，这简直就是个神秘的翻译官。

它能把各种复杂的信息，比如说一堆乱七八糟的信号，就像把一堆乱麻一样的东西，快速地编成一种特定的代码。

这就好比把不同国家的人说的各种方言，瞬间翻译成一种大家都能懂的通用语，厉害得不要不要的。

解码器呢，那就是编码器的好搭档，像是一个解谜高手。

编码器把信息加密成代码，解码器就像拿着魔法钥匙一样，轻松地把代码还原成原来的信息。

如果把信息比作被锁住的宝藏，解码器就是那个能找到宝藏密码的勇敢探险家。

数据选择器就像一个超级挑剔的美食家。

面对众多的输入数据，就像面对一桌子的美食，它能根据你的选择，精准地挑出它想要的那一道数据，而且每次都不会选错，就像美食家总能准确地挑出最美味的那道菜一样。

数据分配器就像是一个慷慨的快递员。

它把一个输入的数据，像包裹一样，准确无误地分发到不同的目的地。

不管目的地有多远或者多复杂，它都能像风一样把包裹送到，从不会送错地方，这可比现实中的快递员靠谱多了。

比较器就像是一个爱较真的裁判。

两个输入数据一到它面前，它就开始仔细比较，比大小、比高低。

就像两个运动员在赛场上赛跑，比较器这个裁判会毫不犹豫地指出谁是胜者，一点也不含糊，那认真的模样就像它的工作是世界上最重要的事情一样。

奇偶校验器像是一个细心的质检员。

它检查数据的奇偶性，就像质检员检查产品有没有瑕疵一样。

如果数据的奇偶性有问题，它就会像报警器一样发出信号，仿佛在大喊：“这个数据有点怪，大家要注意啦！”多路复用器像是一个万能的魔法师。

它可以把多个输入信号变成一个输出信号，就像魔法师把多个魔法元素融合成一个强大的魔法一样神奇。