光刻和晶圆级键合技术在3D互连中的研究
3D IC-TSV技术与可靠性研究
3D IC-TSV技术与可靠性研究摘要：对三维（3 Dimension，3D）堆叠集成电路的硅通孔(Through Silicon Via，TSV)互连技术进行了详细的介绍，阐述了TSV的关键技术与工艺，比如对准、键合、晶圆减薄、通孔刻蚀、铜大马士革工艺等。
着重对TSV可靠性分析的重要性、研究现状和热应力分析方面进行了介绍。
以传热分析为例，实现简单TSV模型的热仿真分析和理论计算。
最后介绍了TSV技术市场化动态和未来展望。
关键词： 3D-TSV；通孔；晶圆减薄；键合；热可靠性0 引言随着半导体制作工艺尺寸缩小到深亚微米量级，摩尔定律受到越来越多的挑战。
首先，互连线(尤其是全局互连线)延迟已经远超过门延迟，,这标志着半导体产业已经从“晶体管时代”进入到“互连线时代”。
为此，国际半导体技术路线图组织(ITRS)在 2005 年的技术路线图中提出了“后摩尔定律”的概念。
“后摩尔定律”将发展转向综合创新，而不是耗费巨资追求技术节点的推进。
尤其是基于TSV(Through Silicon Via)互连的三维集成技术，引发了集成电路发展的根本性改变。
三维集成电路(Three-Dimensional Integrated Circuit，3D IC)可以将微机电系统(MEMS)、射频模块(RF module)、内存(Memory)及处理器(Processor)等模块集成在一个系统内[1]，，大大提高了系统的集成度，减小了功耗，提高了性能，因此被业界公认为延续摩尔定律最有效的途径之一，成为近年来研究的热点。
目前3D集成技术主要有如下三种：焊线连接(Wire-Bonding)、单片集成(Monolithic Integration)和TSV技术[2]。
焊线连接是一种直接而经济的集成技术，但仅限于不需要太多层间互连的低功率、低频的集成电路。
单片集成是在同一个衬底上制作多层器件的新技术，它的应用受到工艺温度要求很高和晶体管质量较差等约束。
3DDRAM封装技术的应用
3DDRAM封装技术的应用3D DRAM封装技术的应用作者：Biao Cai、Vipinchandra Patel、Edmund D. Blackshear，IBM服务器系统的需求推动了3D DRAM技术的进展。
新一代技术提供了形状因子（即几何尺寸和形状）、电气和功率性能方面的优势。
同时也带来了更为复杂的设计、新的装配技术和失效机理。
最佳的3D DRAM技术是由这种优势、成本、入市时间和可靠性的综合权衡决定的。
本文详尽分析了用于DDR2、DDR3和未来服务器存储系统的最佳3D DRAM技术的特征。
TSV（硅通孔）DRAM阵列堆叠有望带来超级的功率性能，这可能是意义重大的市场推动力。
文中还论述了对这一未来技术的权衡和工艺发展趋势。
服务器系统的需求推动3D DRAM技术服务器系统存储量至少每代增长2X。
系统空间体积配置限制了存储器插座/模块的总数，因此要求增长存储器模块密度。
近几年来，“下一代芯片缩小”减缓和成本交叉点在模块密度增长要求和DRAM 芯片密度增长之间产生了差距，并且正在扩大（图1），为3D DRAM 技术创造了应用空间。
DDR2 3D封装技术DDR2存储器原来是用BGA单片封装。
有互为竞争的二种DDR2 3D技术：BGA堆叠（叠层封装）和引线键合芯片堆叠。
二者均是2005年左右在IBM服务器平台中引入的。
BGA堆叠（叠层封装）在IBM服务器平台中采用了几种BGA堆叠设计（图2）。
这些设计有一个共同点，即封装独立的DRAM芯片。
没有芯片级老化功能时，单一封装可实现堆叠工艺前的老化，这对维持堆叠封装良率非常重要。
当新一代DRAM芯片良率仍处于上升阶段时，缺乏KGD（已知好芯片）对堆叠封装良率来说是一个问题。
BGA堆叠提供了这一问题的解决途径。
到2004年，一些封装分包公司已开发了BGA堆叠技术。
采用第三方BGA堆叠服务，存储器供应商获得了“入市时间”的优势。
良率和入市时间的优势是BGA堆叠技术的首要市场推动因素。
麦姆斯咨询：3D堆叠技术正成为图像传感器和高端IC应用的新标准
麦姆斯咨询：3D堆叠技术正成为图像传感器和高端IC应用的新标准微访谈：Xperi公司3D互联和封装研发副总裁Paul Enquist凭借更高的性能、更低的功耗和更小的占位面积，3D堆叠技术正成为高端应用和成像应用的新标准。
《2.5D/3D硅通孔（TSV）和晶圆级堆叠技术及市场-2019版》报告作者、Yole 先进封装技术和市场分析师Mario Ibrahim，近日有幸采访了Xperi公司3D互联和封装研发副总裁Paul Enquist。
据麦姆斯咨询介绍，Xperi是一家上市高科技集团公司，旗下DTS、FotoNation、Invensas 和Tessera四个子公司均在各自领域拥有领先的科技专利和超过20年的运营经验。
其中，Tessera和Invensas是提供半导体封装和互联解决方案的先驱，采用其技术的芯片已经出货超过1000亿颗。
2018~2023年按市场细分的堆叠技术营收数据来源：《2.5D/3D硅通孔（TSV）和晶圆级堆叠技术及市场-2019版》混合键合技术包含直接堆叠的两片晶圆，这些晶圆具有平面绝缘表面和隔离的铜互联。
混合键合已经在CMOS图像传感器（CIS）中取代了硅通孔（TSV）互联，在该应用中达到了占位面积、TSV成本缩减以及混合键合工艺成本之间的盈亏平衡点。
它现在被三星、苹果和华为广泛用于高端智能手机的CIS。
Xperi是一家技术开发和许可公司，为混合键合工艺的开发和应用做出了贡献，并为主要代工厂和集成器件制造商（IDM）提供DBI混合键合技术许可。
到2023年，80%的CIS制造将基于3D堆叠技术。
混合堆叠CIS的市场份额将相应增长，预计2017~2023年期间的复合年增长率（CAGR）将超过43%。
消费类市场（主要是CIS应用），是2018年堆叠封装营收的最大贡献者，占据了65%以上的市场份额。
尽管如此，高性能计算（HPC）是推动3D封装技术创新的主要应用，到2023年期间，该应用增长速度最快，市场份额预计将从2018年的20%增长到2023年的40%。
中国晶圆片键合机市场现状及未来发展趋势
我国晶圆片键合机市场现状及未来发展趋势一、背景介绍我国晶圆片键合机市场是半导体行业的重要组成部分，晶圆片键合技术是半导体封装过程中的重要环节。
随着技术的不断进步和需求的增长，我国晶圆片键合机市场蕴含着巨大的商机和发展潜力。
本文将对我国晶圆片键合机市场的现状和未来发展趋势进行深入探讨。
二、现状分析1. 市场规模根据数据统计，我国晶圆片键合机市场规模近年来呈现出稳步增长的态势。
加上国家在半导体产业上的政策扶持和资金投入，我国半导体行业不断崛起，带动了晶圆片键合机市场的发展。
目前，我国晶圆片键合机市场规模已经位居全球前列。
2. 技术水平我国晶圆片键合机行业的技术水平在不断提高，一批技术过硬的企业不断涌现。
与国外先进技术相比，我国晶圆片键合机行业在一些方面还存在一定差距，但在国内市场的推动下，我国企业正在积极进行技术研发和创新，逐步缩小与国外差距。
3. 市场竞争我国晶圆片键合机市场存在着激烈的竞争态势。
国内外品牌企业纷纷进入我国市场，加剧了市场的竞争激烈度。
晶圆片键合技术的专利和核心技术成为企业竞争的重要制高点，技术创新成为市场竞争的关键。
三、未来发展趋势1. 技术创新未来，我国晶圆片键合机市场将持续加大技术创新力度。
随着新一代通信技术的到来，对晶圆片键合技术的要求也将更高。
企业需要不断加大研发投入，提高核心技术竞争力，以满足市场对高性能、高可靠性晶圆片键合机的需求。
2. 国际合作随着我国半导体产业进一步开放，国际合作将成为未来的发展趋势。
我国晶圆片键合机企业需要通过与国际先进企业的合作，引进国外先进技术和管理经验，提高自身竞争力。
3. 服务升级未来，我国晶圆片键合机企业将更加注重服务的升级和提升。
高品质的产品质量和良好的售后服务将成为市场竞争的新制胜点，客户需求将成为企业发展的关键导向。
四、个人观点我国晶圆片键合机市场作为半导体产业的重要组成部分，具有巨大的发展潜力。
在未来的市场中，技术创新、国际合作和服务升级将是企业持续发展的重要方向。
晶圆混合键合工艺优化研究
2 实验方案
本文研究了金属铜键合垫和氧化层相对高度对 hybrid bonding 工 艺 空 洞 的 影 响 。 应 该 看 到 ，在 bonding 前晶圆表面平坦化处理过程中，由于氧化层 的研磨速率和金属铜的研磨速率存在较大的差异， 所以在最终形成的晶圆表面上，金属铜键合垫和 SiO2 很难完全保持在同一水平面上。基此，我们通 过实验，调整了金属铜键合垫和氧化层相对高度，分 为如以下 2 种情况，研究了金属铜键合垫和氧化层 相对高度对 hybrid bonding 空洞的影响。具体表现：
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2021·7· （总第 266 期）65
封装
CIC 中国集成电路
China lntegrated Circult
0 引言
一是，晶圆在完成前段器件形成以及后段金属 互联工艺之后，将两片晶圆表面分别做平坦化处理，
日益增长的消费类电子产品市场不断推动着半 导体技术飞速发展，各种应用对芯片的集成度要求 不断提高，芯片尺寸不断减小，促使了各种新技术进 步都可在 CMOS 工艺中获得了应用，包括有多重光 刻图形化、新的应变增强材料和金属氧化物栅介质 等。目前集成电路工艺技术节点已经实现了 5nm 工 艺的量产，继续缩小晶体管尺寸使技术复杂度变得 越来越困难，而且继续缩小尺寸已经不能降低单位 晶体管的成本，所以越来越难以找到一种解决方案 来满足在增加器件性能的同时又能降低成本的要 求。
第一种情况。如图 3（a）所示，在，其是通过加大 对 Cu 的研磨量，使 Cu 金属键合垫的高度低于二氧 化硅氧化层；
第二种情况。如图 3（b）所示，其是通过加大对 SiO2 的研磨量，使最终晶圆上金属铜键合垫的高度 略高于二氧化硅氧化层。
图 2 键合空洞 C-SAM 图片 http：//
晶圆直接键合及室温键合技术研究进展
晶圆直接键合及室温键合技术研究进展晶圆（Wafer）是生产集成电路所用的载体，由于其形状为圆形，故由此而得名，又被称为晶片或圆片。
自1958年第一块集成电路诞生以来，硅工艺在集成电路的生产中占主导地位，硅晶圆是制造半导体芯片的基本材料。
随着对集成电路要求的不断提高，其他半导体材料的应用也越来越多，如锗、砷化镓、碳化硅等。
键合（Bonding）可以将两个或多个材料（或结构）结合成为一体，是半导体制造过程中不可缺少的重要环节。
晶圆直接键合（一般简称为“晶圆键合”或“直接键合”），可以使经过抛光的半导体晶圆在不使用粘结剂的情况下结合在一起，在集成电路制造、微机电系统（MEMS）封装和多功能芯片集成等领域具有广泛的应用。
为了尽可能减小传统的高温硅熔键合（800~1000）℃所引发的多种材料、结构间的热膨胀和热应力，如何在较低退火温度条件下实现半导体晶圆键合是研究者们关注的问题。
美国电化学学会以晶圆键合科学与技术为主题，每两年举办一次国际学术研讨会。
近年来低温键合(<200 ) ℃工艺被认为是发展的主流，其相关研究已在美国、欧洲和日本等诸多大学和研究机构中广泛开展。
其中无需加热的室温键合（约25 ℃）技术更被视为下一代制造工艺的备选，半导体制造的相关厂商也均投入大量研究经费，开发室温键合方法及工艺，因此开展室温晶圆直接键合研究，对于推动半导体产业的进步具有重要的科学意义与现实要求。
文中将首先介绍传统的高温硅熔键合方法，而后针对两类室温键合方法（真空环境和大气环境中的键合）的研究进展分别进行归纳和总结，并给出利用含氟等离子体表面活化在室温晶圆键合方面取得的最新进展。
1.硅熔键合硅晶圆直接键合技术诞生于20世纪80年代，由美国IBM公司的Lasky和日本东芝公司的Shimbo等人所提出[3—4]。
该技术是把两片镜面抛光硅晶圆片（氧化或未氧化均可）经表面清洗，在室温下直接贴合，再经过退火处理提高键合强度，将两片晶圆结合成为一个整体的技术。
三维集成技术的现状和发展趋势
三维集成技术的现状和发展趋势吴际;谢冬青【摘要】The definition of 3D technologies is given in this paper. A clear classification of variety 3D technologies is pro-posed,in which there are 3D packaging,3D wafer-level packaging,3D system-on-chip,3D stacked-integrated chip and 3D in-tegrated chip. Two technologies (3D system-on-chip and 3D stacked-integrated chip) with application prospect and their TSV technical roadmap are analyzed and compared. 3D integrated circuit's some problems in the aspects of technology,testing,heatdissipation,interconnection line and CAD tool are proposed and analyzed. Its research prospect is pointed out.%给出了三维技术的定义，并给众多的三维技术一个明确的分类，包括三维封装（3D-P）、三维晶圆级封装（3D-WLP）、三维片上系统（3D-SoC）、三维堆叠芯片（3D-SIC）、三维芯片（3D-IC）。
分析了比较有应用前景的两种技术，即三维片上系统和三维堆叠芯片和它们的TSV技术蓝图。
给出了三维集成电路存在的一些问题，包括技术问题、测试问题、散热问题、互连线问题和CAD工具问题，并指出了未来的研究方向。
三维集成电路封装的TSV技术
三维集成电路封装的TSV技术1.引言三维集成电路（3D IC）和基于硅介质的2.5D集成电路具有低功耗、性能高、高功能集成度[1–4]等优点，被认为是克服摩尔定律局限性的重要电路。
为实现3D 和2.5D芯片集成，需要几个关键技术，如硅通孔（TSV）、晶片减薄处理以及晶圆/芯片粘接等。
TSV技术具有缩短互连路径和缩小封装尺寸的优点，因此被认为是3D集成的核心。
在3D和2.5D芯片集成过程中，TSV工艺可分为三种类型。
当TSV工艺在CMOS工艺进行之前完成时，工艺进程定义为“通孔优先（via first）”；当TSV工艺在CMOS工艺进行中完成时，CMOS中间工艺和后道工艺只能在TSV工艺完成后制作；当TSV在完成CMOS过程后进行时，工艺进程定义为“通孔收尾（via last）”，在已进行CMOS工艺后的衬底正面或背面进行TSV工艺。
选择TSV作为最终方案是在半导体行业最终应用要求。
TSV技术已被开发用于许多应用领域，如MEMS、移动电话、CMOS图像传感器（CIS）、生物应用程序设备和存储器等。
人们对TSV工艺进行了大量研究。
目前，由于制造成本相对较高，TSV在三维集成电路和先进封装应用中尚未普遍实现[5,6]。
本文将介绍当TSV制作直径较小、纵横比较高时，TSV的相关重要制造过程及相关失效模式。
此外，TSV制备有许多重要过程，包括深层反应离子蚀刻（DRIE）、介电层衬底、阻挡层和种晶层、填充、化学机械抛光（CMP）和Cu暴露过程，上述关键技术将在下面详细介绍。
2.TSV刻蚀技术TSV蚀刻是3D集成技术中的关键制造工艺，而广泛使用的Bosch工艺是深硅蚀刻的首选。
Bosch蚀刻工艺的高蚀刻速率为5~10 μm/min，对光刻胶的刻蚀选择性为50-100，甚至对于氧化层掩膜高达200。
该过程通过以下步骤执行：(1)利用六氟化硫作为等离子体刻蚀剂进行硅刻蚀；(2)与C4F8等离子体气体结合，生成质量良好的钝化膜，以防止下一刻蚀步骤中的横向效应；(3)利用六氟化硫作为等离子体刻蚀剂，对掩蔽层和Si进行进一步的离子轰击定向刻蚀，以形成一个较深的刻蚀深度。
三维集成电路中的关键技术问题综述
三维集成电路中的关键技术问题综述王高峰;赵文生【摘要】评述了三维集成电路的发展状况及面临的关键技术难题.简要分析了三维集成电路的设计自动化算法,并与二维集成电路设计方法进行比较,指出了热驱动的物理设计和三维模块数据结构是制约三维集成电路设计自动化算法的关键因素.同时也详细介绍了三维集成电路中的关键互连技术——硅通孔(TSV)结构,给出了TSV 的电路建模方法并对其发展趋势给予了展望.【期刊名称】《杭州电子科技大学学报》【年(卷),期】2014(034)002【总页数】7页(P1-7)【关键词】三维集成电路;硅通孔;热驱动物理设计;建模与仿真【作者】王高峰;赵文生【作者单位】杭州电子科技大学射频电路与系统教育部重点实验室,浙江杭州310018;杭州电子科技大学射频电路与系统教育部重点实验室,浙江杭州310018【正文语种】中文【中图分类】TN4010 引言CMOS集成电路发展至今，传统二维平面集成工艺已达集成密度极限，为了提升芯片性能，集成更多晶体管，就必须增加芯片尺寸，而芯片尺寸增加带来全局互连距离的延长，从而引发了更严峻的互连问题。
要克服互连线带宽限制，必须实质性地改变设计方法。
三维集成电路(3-DIC)是传统二维集成电路从平面集成方式向垂直方向立体集成方式的延伸［1］。
具体地说，三维集成电路不同于二维CMOS集成工艺只有单个有源层，而是具有多个有源层在垂直方向堆叠，信号主要是应用硅通孔(Through-Silicon Via，TSV)结构进行传输，使不同分层的器件在最短路径上实现了全局互连，从而令在二维大规模集成电路中达毫米甚至厘米长度的全局互连线缩短至100 μm以内!因此，TSV被认为是三维超大规模集成电路的一种最佳解决方案［2］。
本文简要论述了三维集成电路所面临的机遇和挑战，并针对三维集成电路的设计自动化的发展趋势进行了展望，并着重详细介绍和评述了三维集成电路中的关键互连技术——硅通孔(TSV)结构的电路建模方法及其发展趋势。
临时键合技术在晶圆级封装工艺运用的研究
残留，然后重新涂胶。 溅射金属的sputtering和CVD制程对胶材的考验是最大的，目
前的临时键合胶水耐受温度都不高，低温CVD（150℃以下）可耐 受，recipe需要特殊调试，要求缓升缓降。对于更高温度要求的工 艺，极易出现“雪花纹”以及分层，如图10所示：
为了适应晶圆级封装芯片超薄（THK＜100um）的需求，临时 键合技术应运而生。本文主要对临时键合技术在晶圆级封装过程中 出现的实际问题和一般解决方案做简单的介绍。
胶水类为热塑型聚合物，涂布在衬底或者晶圆上，通过一定压 力、温度和真空，热压键合。DIC前通过加热融化或机械剥离除去 衬底，原理和过程如图2所示：
ELECTRONICS WORLD・探索与观察
临时键合技术在晶圆级封装工艺运用的研究
苏州晶方半导体科技股份有限公司 钱 柯
随着消费类电子产品，诸如手机，智能穿戴产品趋向轻巧、 多功能、低功耗和长续航发展，晶圆级芯片封装的发展朝向大尺 寸、多芯片堆叠和超薄三个方向发展。大尺寸芯片运用在CMOS影 像芯片，能够支持更高像素，通过堆栈电子器件的三维集成电路 (3D-ICs)能够缩小封装面积,并增加系统的容量和功能。超薄技术带 来的是能够堆叠更多芯片，并且能够很好的控制封装模组的厚度， 进而控制整个产品的厚度，另外能够压缩更多的空间给电池，以提 升产品的续航能力。
1 研究背景及意义 近年来，为迎合电子产品朝着小型化、高性能化等方向发展，产
品芯片的厚度再不断降低。尤其是堆叠结构的2.5D-IC、3D-IC技术的发 展，要求晶圆厚度降低到100um以下，薄晶圆的处理成为主要的挑战。 由于超薄晶圆具有易碎性、易翘曲的特点，通常先将客户晶圆用临时键 合的方式键合到较厚的衬底上，完成一系列封装后再去除衬底。
晶圆级多层堆叠技术的两项关键工艺
一、晶圆级封装VS传统封装在传统晶圆封装中，是将成品晶圆切割成单个芯片，然后再进行黏合封装。
不同于传统封装工艺，晶圆级封装是在芯片还在晶圆上的时候就对芯片进行封装，保护层可以黏接在晶圆的顶部或底部，然后连接电路，再将晶圆切成单个芯片。
相比于传统封装，晶圆级封装具有以下优点：1、封装尺寸小由于没有引线、键合和塑胶工艺，封装无需向芯片外扩展，使得WLP的封装尺寸几乎等于芯片尺寸。
2、高传输速度与传统金属引线产品相比，WLP一般有较短的连接线路，在高效能要求如高频下，会有较好的表现。
3、高密度连接WLP可运用数组式连接，芯片和电路板之间连接不限制于芯片四周，提高单位面积的连接密度。
4、生产周期短WLP从芯片制造到、封装到成品的整个过程中，中间环节大大减少，生产效率高，周期缩短很多。
5、工艺成本低WLP是在硅片层面上完成封装测试的，以批量化的生产方式达到成本最小化的目标。
WLP的成本取决于每个硅片上合格芯片的数量，芯片设计尺寸减小和硅片尺寸增大的发展趋势使得单个器件封装的成本相应地减少。
WLP可充分利用晶圆制造设备，生产设施费用低。
二、晶圆级封装的工艺流程图WLP工艺流程晶圆级封装工艺流程如图所示：1、涂覆第一层聚合物薄膜，以加强芯片的钝化层，起到应力缓冲的作用。
聚合物种类有光敏聚酰亚胺（PI）、苯并环丁烯（BCB）、聚苯并恶唑（PBO）。
2、重布线层（RDL）是对芯片的铝/铜焊区位置重新布局，使新焊区满足对焊料球最小间距的要求，并使新焊区按照阵列排布。
光刻胶作为选择性电镀的模板以规划RDL的线路图形，最后湿法蚀刻去除光刻胶和溅射层。
3、涂覆第二层聚合物薄膜，是圆片表面平坦化并保护RDL层。
在第二层聚合物薄膜光刻出新焊区位置。
4、凸点下金属层（UBM）采用和RDL一样的工艺流程制作。
5、植球。
焊膏和焊料球通过掩膜板进行准确定位，将焊料球放置于UBM上，放入回流炉中，焊料经回流融化与UBM形成良好的浸润结合，达到良好的焊接效果。
晶圆键合机键合过程-概述说明以及解释
晶圆键合机键合过程-概述说明以及解释1.引言1.1 概述概述部分的内容如下：晶圆键合机是一种在半导体工艺中广泛应用的关键设备，用于将不同材料的芯片或器件键合在一起。
键合是指通过一定的方法将电子元件或半导体芯片与载体材料进行连接，以实现电路的组合和封装。
在半导体工艺中，晶圆键合机发挥着至关重要的作用。
它通过将两个或多个电子设备组合在一起，实现了器件之间的电气和机械连接。
键合过程中的关键步骤包括选择合适的键合技术、准确放置待键合的芯片和载体、控制键合力和温度，并确保键合界面的质量和可靠性。
晶圆键合机的工作原理主要包括传输、定位、加热、压力控制等关键步骤。
传输系统负责将芯片和载体分别从其它工艺步骤中传送到键合位置；定位系统用于准确的芯片和载体对准；加热系统提供适当的温度以促进键合过程；压力控制系统则确保适当的连接力度。
这些步骤的精确控制对于键合质量的保证至关重要。
晶圆键合机在现代半导体工业中有着广泛的应用。
它被广泛用于芯片封装、光电子器件制造、LED制造、传感器制造等领域。
其应用前景非常广阔，随着电子产品的发展和多功能化需求的增加，晶圆键合机的需求量也在不断增长。
未来，随着半导体技术的不断发展和新材料的出现，晶圆键合机也将不断得到改进和升级。
高密度键合、低温键合、新材料键合等新技术的应用，将进一步提高键合过程的精度和可靠性，以满足更高的工艺要求。
综上所述，晶圆键合机在半导体工艺中具有重要作用。
本篇文章将对晶圆键合机的基本原理、工作流程以及关键要点进行详细介绍，并展望了该技术的应用前景和发展趋势。
1.2 文章结构文章结构部分的内容可以包括如下内容：文章结构部分旨在介绍本文的整体结构安排，让读者能够清晰地了解文章的组织架构和内容安排。
本文按以下章节展开：第一章引言：本章主要对晶圆键合机键合过程进行引言，包括对整个主题的概述、文章的结构和目的。
第二章正文：本章主要讲述晶圆键合机键合过程的基本原理、工作流程和关键要点。
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光刻和晶圆级键合技术在3D互连中的研究作者：Margarete Zoberbier、Erwin Hell、Kathy Cook、Marc Hennemayer、Dr.-Ing. Barbara Neubert，SUSS MicroTec日益增长的消费类电子产品市场正在推动当今半导体技术的不断创新发展。
各种应用对增加集成度、降低功耗和减小外形因数的要求不断提高，促使众多结合了不同技术的新结构应运而生，从而又催生出诸多不同的封装方法，因此可在最小的空间内封装最多的功能。
正因如此，三维集成被认为是下一代的封装方案。
本文将探讨与三维互连技术相关的一些光刻挑战。
还将讨论三维封装使用的晶圆键合技术、所面临的各种挑战、有效的解决方案及未来发展趋势。
多种多样的三维封装技术为了适应更小引脚、更短互连和更高性能的要求，目前已开发出系统封装（SiP）、系统芯片（SoC）和封装系统（SoP）等许多不同的三维封装方案。
SiP即“单封装系统”，它是在一个IC封装中装有多个引线键合或倒装芯片的多功能系统或子系统。
无源元件、SAW/BA W滤波器、预封装IC、接头和微机械部件等其他元件都安装在母板上。
这一技术造就了一种外形因数相对较小的堆叠式芯片封装方案。
SoC可以将所有不同的功能块，如处理器、嵌入式存储器、逻辑心和模拟电路等以单片集成的方式装在一起。
在一块半导体芯片上集成系统设计需要这些功能块来实现。
通常，So C设计与之所取代的多芯片系统相比，它的功耗更小，成本更低，可靠性更高。
而且由于系统中需要的封装更少，因而组装成本也会有所降低。
SoP采用穿透通孔和高密度布线以实现更高的小型化。
它是一种将整个系统安装在一个芯片尺寸封装上的新兴的微电子技术。
过去，“系统”往往是一些容纳了数百个元件的笨重的盒子，而SoP可以将系统的计算、通信和消费电子功能全部在一块芯片上完成，从而节约了互连时间，减少了热量的产生。
最近穿透硅通孔（TSV）得到迅速发展，已成为三维集成和晶圆级封装（WLP）的关键技术之一。
三维TSV已显现出有朝一日取代引线键合技术的潜力，因此它可以使封装尺寸进一步减小，成本进一步降低，这将是最大的技术挑战之一。
另外器件的性能也将得到进一步提高。
当前，三维TSV技术已成为如存储器堆叠或MEMS结构封装等三维元件集成技术快速发展的关键。
将TSV用作主流技术的第一个应用领域就是CMOS图像传感器（CIS）的封装。
对CMOS图像传感器而言，WLP的应用已经在业内成为现实。
目前已有大约35%的CMO S图像传感器应用于最新的消费类移动电话产品中，笔记本电脑摄像头采用了WL－CSP密封封装，而且这一数字还在不断增长（图1）。
图2是形成TSV的典型工艺流程之一。
首先，必须形成刻蚀掩膜。
这一步骤包括涂层淀积、曝光和掩膜显影。
掩膜一旦形成，即可对通孔进行刻蚀和绝缘处理。
然后用诸如铜和钨等不同材料完成通孔填充。
填充工艺取决于填充材料。
直到目前，铜一直是TSV工艺最为常用的填充材料，但其它材料，如钨（W）或Cu3Sn合金也有使用。
曝光与显影用光刻胶对通孔开口处进行光刻处理看上去可以直接进行，然而随后要完成的工艺步骤却各不相同，通孔的尺寸也大小不一，因而光刻胶的曝光和显影条件就必须区别对待，而且各自都需要一套相应的优化参数。
采用1倍全场光刻法即可轻易地以成本效益很高的手段制作出典型尺寸小至5μm的通孔（图3）。
300mm衬底上接近式曝光的最新分辨率极限水平约为3μm。
但对通孔开口进行严密的CD控制需要十分精确的间隔调整设置、极佳的光均匀度和良好的曝光剂量控制等。
所有这些因素均会影响到最终的曝光结果，因此就需要精确的控制。
就上述实验而言，需要采用具有不同通孔直径的典型的通孔测试掩膜。
SUSS MA300 Gen 2掩膜对准仪的平均强度约为90mW/cm2（宽带），照在整个300mm晶圆上的光均匀度在3%以下。
晶圆的曝光都采用了20μm的曝光间隔。
图3给出了采用AZ1505对3μm直径通孔进行曝光和显影的结果。
显影工艺采用一种含水的显影试剂同样也在装配有双头喷雾涂胶系统的ACS300 Gen2设备上完成。
这种设备上的双头喷雾涂胶装置和水套冷却喷管可以依据不同的使用点对温度进行调节控制，因此可缩短工艺时间并将材料的消耗降至最低程度。
为了最大限度地优化细雾工艺的均匀度，变速机械臂会不停地在整个晶圆范围内移动。
AZ4110和AZ9260的显影都采用1:4 AZ400K和去离子水稀释溶液。
而AZ1505的显影则采用TMAH基AZ726MIF试剂。
通孔不断小型化的发展趋势也需要精确的涂复层显影结果。
掩膜对准仪的整体对准性能及其偏差效应是影响涂复层喷涂结果的两个主要的因素。
除了对准精度需要使设备达到极佳的性能之外，掩膜和晶圆温度控制对于在300mm晶圆上获得最佳的涂复层结果也十分关键。
MA300 Gen2采用一种温度控制曝光夹盘以使晶圆温度保持均衡不变，并对偏差效应进行补偿。
在接近式曝光系统中，掩膜和晶圆彼此之间的距离十分接近，确保夹盘能够间接地控制掩膜的温度。
通过改变曝光夹盘的温度（图4）可以降低由图形识别软件测量到的任何偏差。
ThermAlign?技术可以将偏差效应降低到0.2μm至0.3μm的水平。
实验期间，ThermAlign?夹盘的的温度设定为22℃。
对SUSS专用对准目标而言，可采用自动对准系统以直接对准的模式进行对准。
键合对准有关三维堆叠最重要的话题之一就是对准精度。
从图5示出路线图中可以看出，通孔直径的发展趋势是，今后的几年内将继续减小。
当前，CMOS图像传感器件采用的通孔直径在25μm至75μm范围内。
在存储器件中，穿透硅通孔用的典型直径为几微米。
对晶圆键合技术而言，缩小通孔直径会对所要求的后键合对准精度产生直接的影响。
总有一个“最低的重叠层要求”以便使金属通孔具有良好的电连接，且电阻最低。
我们可以将这一“最低的重叠层要求”看成是对后键合对准精度的要求。
今后几年这一最低重叠层要求可能会达到亚微米范围。
由于实现三维堆叠需要进行对准的两块晶圆都有金属层，因此无法使用红外对准的方法。
另一种方法是内部衬底对准的方法。
采用这一技术能够达到图5中所要求的对准精度。
采用这种对准技术时需要在两个晶圆之间采取特殊的光学手段。
左右两侧的ISA物镜可同时对上下两块晶圆上的对准标识进行成像处理。
通过调整对准台而移动晶圆，利用图形识别算法即可以根据具体要求进行对准。
对准台缩回之后，两块晶圆移动至接触状态或留出一定的间隔。
一般情况下，晶圆在z轴上的移动会造成一定的错误对准。
因此，目前在实际应用中已经将新的高精密光学手段和机理与通用在线校准手段相结合以期使BA300UHP（超高精度）键合对准设备达到亚微米对准精度。
键合用于三维堆叠的晶圆键合技术主要包括：金属与金属扩散键合（Cu）、金属易熔键合（Cu /Sn）、硅熔融键合、焊料键合（BCB）。
每一种键合工艺都有各自的优缺点。
选择哪一种键合技术取决于应用领域及其要求。
但金属与金属扩散键合采用铜作为键合层却是一个较为明确的发展趋势。
这种键合工艺的优点是，电连接和机械连接可以同时完成。
铜-铜键合当两种金属在压力和热力作用下压在一起的时候，原子就会从一个晶格点迁移到另一个晶格点，使两个界面键合在一起。
由于原子会使晶格振动产生移动，因此这类扩散工艺要求两个表面之间的接触必须非常紧密。
因为铜或铝具有较高的延展特性和快速的扩散速率，因此铜和铝最适合这类扩散工艺。
铜键合要求的温度在300-400℃范围以达到较好的密封界面。
铜氧化会阻碍键合工艺。
键合期间或在采用汽相清洗工艺去除表面氧化物时采用的较大压力会使铜产生断裂。
金属易熔键合易熔键合对三维堆叠也很重要，这是因为其工艺温度很低，Cu3Sn是从231℃开始的。
因此，如前所述最为常见的易熔物是AuSn、AuSi、AlGe和CuSn。
此外还需要使用惰性气体以避免氧化。
硅熔融键合熔融键合对三维堆叠很重要，原因是其工艺时间很短且键合强度很高。
但熔融键合过程中只会形成机械接触。
而从界面到互连金属层之间却没有直接的电连接。
因此还需要完成额外的工艺对晶圆堆叠进行穿透刻蚀，并用金属对通孔进行背部填充。
工艺过程如下：首先对其中的一块衬底减薄至几十微米，其后进行图形刻蚀，最后完成工艺中的金属背部填充，称为“后通孔”工艺。
熔融键合的不足是它对表面平坦度和粗糙度都有一定的要求。
由于晶圆中要用到金属材料，因此退火温度的限制就成为另一个问题。
但是采用等离子体处理即可将退火温度从1000℃左右降到所要求的200℃-400℃.焊料键合焊料键合在三维工艺中极为常用，这是因为该技术的工艺温度范围很低，且外形容限很小。
高精密三维焊料键合最常用的聚合物是BCB，键合温度从150℃至320℃。
可以控制BCB的流动特性以完成较低温度键合，并将对准精度提高到1-2μm范围。
需要将BCB覆盖在一块或两块晶圆上，还有一件十分重要的事情就是要使用焊料助焊剂AP3000。
键合之前需要对BCB进行退火处理。
如果预处理温度低于150℃，那么就不可能将所有溶剂清除干净。
因此几乎可以确定，键合会导致较差的机械连接。
结论三维集成等技术的迅速发展使产品的潜在应用不断向消费电子产品一类的大众市场拓展。
这些新兴技术同时也在日益将许多目前尚可使用的生产工艺，包括光刻工艺和晶圆键合技术等推向性能的极限。