数字式闹钟设计报告

数字式闹钟设计报告

摘要

数字式闹钟是一种用数字电路技术实现时、分、秒计时的装置，与机械式时钟相比具有更高的准确性和直观性，且无机械装置，具有更更长的使用寿命，因此得到了广泛的使用。数字式闹钟从原理上讲是一种典型的数字电路，其中包括了组合逻辑电路和时序电路。目前，数字式闹钟的功能越来越强，并且有多种专门的大规模集成电路可供选择。数字式闹钟适用于自动打铃、自动广播，也适用于节电、节水及自动控制多路电器设备。

它是由闹钟电路、定时电路、放大执行电路、电源电路组成。为了简化电路结构，闹钟电路与定时电路之间的连接采用直接译码技术。具有电路结构简单、动作可靠、使用寿命长、更改设定时间容易、制造成本低等优点。

关键词：数字式闹钟；组合逻辑电路；时序逻辑电路。

一、设计任务和要求

数字式闹钟的具体要求如下：

(1) 时钟功能：具有24小时计时方式，显示时、分、秒。

(2) 能设定起闹时刻，响闹时间为1min，超过1min自动停止，具有人工止

闹功能；止闹后不再重新操作，将不再发生起闹。

(3) 整点报时功能：要求整点差10S开始每隔1S鸣响一声，共5声。每次持

续时间为1S，前四次500HZ声音，最后一次1000HZ声音。

(4) 具有快速校准时、分、秒的功能。

二、方案设计与论证

方案一：

秒信号发生器：由LM555与RC组成的构成多谐振荡器。

走时电路：由计数器和与非门组成，秒、分计时器：十进制与六进制联而成，由两片74LS160和与非门实现。时计时器：模24，计数显示00~23。由两片74LS160和与非门实现。

校时电路：利用开关将所需要校对的时或分计数电路的脉冲输入端切换到秒信号，用555输出10HZ信号加至分，时计时器使其快速计数，到达标准时间后再切换回正确的输入信号。

闹钟电路：由数值比较器74LS85控制起闹点，当走时时间与设定的起闹时间相等时，闹钟将会起闹，整点时也会起闹报时。

显示电路：将计数器的输出直接与共阴极数码管相接，直接控制显示。

方案二：

秒信号发生器：通过石英晶体振荡电路，由单片CD4060CMOS集成电路十四位二进制计数器/分频器可得到14分频的信号。再将74LS74单片TTL集成电路双D触发器中的一个触发器接成计数器型，完成第十五级，从而得到周期为1秒的秒信号。

走时电路：分和秒计数器都是模数为60的计数器，用4518双重BCD加法计数器芯片，采用反馈归零法实现秒60进制。选用4518集成芯片采用反馈归零法完成二十四进制，实现日常生活的24小时计数制。

显示电路：选用CC4511BCD七段译码驱动器以及与其匹配的数码管B547RFF七段共阴数码管。

校时电路：三个控制开关S1,S2,S3分别用来实现“时”、“分”、“秒”的校准，开关处于正常位置分别接高电平“时”、“分”、“秒”计数器按正常计数。当将S1置校时位置时，由分频器送来0.5秒的脉冲信号直接进入“时”计数器，使小时指示每0.5秒计一个字达到快速校时的目的。同时，0.5秒的脉冲信号送入“分”计数器的置零端，使“分”置零，当“时”校准后，复位开关S1,再按下开关S2置“校分”位置，和校时的原理一样，将0.5秒的脉冲信号接入“分”计数器的CP端和“秒”计数器的置零端，使“分”快速计数，同时，将“秒”计数器置零。当分校到合适的数字后，复位开关S2，数字钟进入正常走时状态’。“秒”校准开关S3控制着一RS触发器（可以选用74LS74双D触发器集成片中的一D触发器来实现RS的功能）的状态。当S3置一“正常”位置时，触发器置“1”，端输出低电平，关闭D8,Q端输出高电平，使D7打开，“秒”信号正常进入“秒”计数器，使时钟正常计时。若开关S3置于“秒校”位置，则触发器

置零，Q 端输出低电平，封锁D7,“秒”信号不能通过，而端输出高电平，打开D8,使0.5秒的信号进入“秒”计数器，此时“秒”计数器快速计时。待“秒”校准后，松开复位S3，使其恢复置正常位置。其中周期为0.5秒的脉冲信号取自分频器。另外开关S1、S2、S3、在搏动时可能会产生抖动的现象，为了减少这种现象的发生可以在每个开关的两端各接一个电容以缓解抖动。

闹钟电路：其电路也应分为两部分，即控制门电路和音响电路

用与非门实现逻辑功能其中74LS20为4输入二与非门，74LS03为集电极开路(OC 门)的2输入四与非门，因OC 门的输出端可以进行“线与”，到达起闹时间时音响电路的晶体管导通，则扬声器发出1kHz 的声音。持续1分钟后晶体管因输入端为“0”而截止，电路停闹，整点时也会按要求报时。

方案选择：基于所学知识，本次设计中选择方案一。

三、系统原理框图

数字式闹钟钟实际上是一个对标准频率（1HZ ）进行计数的计数电路。由于计数的起始时间不可能与标准时间一致，故需要在电路上加一个校时电路。同时必需以标准的1HZ 时间信号作为时钟驱动。图3.1所示为数字式闹钟的一般构成框图。

图3.1.数字式闹钟原理框图

时十位计数

分十位计数

秒十位计数

闹 钟 模 块 报 时 模 块

函数脉冲

时个

位计数

分个位计数

秒个位计数

校分电路

校时电路

四、单元电路设计

4.1 秒信号电路

它是数字闹钟的核心部分，它的精度和稳度决定于数字钟的质量，本次我选用由NE555与RC组成的多谐振荡器作为秒脉冲信号。NE555与RC组成的多谐

振荡器电路如图4.1所示。

4.1.1器件说明

1端GND 地

2端TR 低电平触发输入

3端UO 输出

4端RD 直接清0

5端CV 电压控制，不用时经 0.01F电

容接地

6端TH 高电平触发输入

7端DC 三极管集电极

8端VCC 电源(4.5V~18V)

秒脉冲

图4.1多谐振荡器电路

由3脚输出频率：f=1.43/(R6+2R1）C3，电路中多谐振荡器的频率设计为1HZ，若选取R6为10KΩ，R1为32KΩ，C1为220μF。则由公式计算可得频率：f=1.43/(R6+2R1)C3=1.43/(10+64)*220=1HZ。