脉冲数字电路课程设计
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由资料【】知，减法运算的原理是将减法运算变成加法运算进行的。而 74LS283 既能实现加法运算，又可实现减法运算，从而可以简化数字系统结 构。 若 n 位二进制原码为 N 原，则与它相对应的 2 的补码为 N 补=2n - N 原 补码与反码的关系式为 N 补=N 反+ 1 当电路的功能为计算两个数 A、B 相减时，利用式 1 和式 2 可得 A–B = A+B 补- 2n = A+B 反 + 1 - 2n 所以只要求得减数的反码，即可利用加法器对两个数进行减法运算。 (式 2) (式 1)
若选择减法运算方式，对所置入数送入减法运算电路进行运算；
(0101) 2 (0010) 2 2 又或： (0011) 2 (1101) 2 (1010) 2 10
即： (0111) 2 【十进制： 7 5 2 】 【十进制： 3 13 10 】
为了便于观察最后的计算结果， 以及对最后的计算结果的正确性能做 出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进 行译码显示。
二、方案论证及整体电路逻辑框图
方案的总体设计
因为参与运算的两个二进制数是由同一条数据总线分时串行传入， 而 加法运算的时候需要两个数的并行输入。所以需要两个寄存器分别通过片选
步骤一
信号，依次对两个二进制进行存储，分别在寄存器的 QAQB Qc QD 端口将两 个 4 位二进制数变成并行输出； 为了便于观察置入两个 4 位二进制数的数值大小，根据人们的习惯， 在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数；
C1
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1
对应 十进制数 数值 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
转换 的 关系
译码器 十位 显示数字 × ×
译码器 个位 显示数字 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 × × × × × × × × × × × × ×
直 接 对 应
× × × × × × × × 1 1
需 要 转 化
1 1 1 1 1 1 1 × × × ×
Q0 变成并行输出。
【寄存器利用 74LS194 实现】
图 1 74LS194 的外引脚排列图
表 1 74LS194 的功能表
功 能 清除 送数 左移 右移 保持 保持
CP
CR
输
S1
入
输
出
Q2
S0
× 1 1 0 0 ×
DSR
× ×
DSL
× × ×
D0
× a × × × ×
D1
D2
D3
× d × × × ×
【互补器的设计思路】
首先我想到的是将 B 逐位求反，然后再与 1 相加，可是这要用到 4 个非 门，一个全加器，和一个置 1 的开关； 但是这里又有一个麻烦，我们首先必须判断这个数字 B 前的符号问题， 即判断到底是进行何种运算。联想到我们之前有一个加减选择的开关，那么 可以置 1 的开关可以和这个加减选择的开关进行化简， 从而直接对 B 进行转 化。 因为 B 1 B ， B 0 B ，所以可以设置一个开关，低电平的时候表示 是选择加法运算，高电平选择减法运算，然后这个开关与 B 输出的每一位数 字一次进行异或运算； 即当我们选择加法运算的时候，是低电平(也就是 0)，即数字 B 与 0 进 行异或运算，所得到的结果仍然是 B； 当我们选择减法运算的时候，开关是高电平(也就是 1)，数字 B 与 1 进 行异或运算，所得的结果则是 B 这样所得到的结果再送入到 74LS283 中，选择加法时，74LS283 的输出 结果是 A B ；选择减法的时候，将进位输入端接逻辑 1(直接接在加/减选择 开关上，此时的开关即为 1)以实现加 1，由此求得 B 的补码。加法器相加的 结果为 A B 1。
Y=C4 +S4S3 +S4S2 =C4 +S4S3 +S4S2 C4 S4S3 S4S2
即： 实现功能转化需要两个与门、 一个三输入与非门、 一个非门既可以实现。
【加法运算电路利用 74LS283 实现】
图 3 74LS283 的外引脚排列图
图 4 加法运算器单元的设计
U1
12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9 SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4 12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9
步骤二 步骤三
通过开关选择加/减运算方式； 若选择加法运算方式，对所置入数送入加法运算电路进行运算；
即： (0011) 2
步骤四
(0110) 2 (1001) 2 9
【十进制： 3 6 9 】
又或： (1011) 2 步骤五
(0100) 2 (1111) 2 15
【十进制： 11 5 15 】
S3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
S2
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
S0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Q0
0 a
Q1
Q3
0 d
Q2
× ↑ ↑
↑ ↑
0 1 1 1 1 1
× 1 0 1 0 ×
× b × × × ×
× c × × × ×
0 b
0 c
Q1
DSR
× × ×
DSR
Q1
Q0
Q2
DSL
× ×
Q3
n Q2 n Q2
DSL
Q3n Q3n
Q0n Q0n
Q1n Q1n
↓
图 2 寄存器单元的设计
VCC 5V 信号输入端口 LoadA Key = A
步骤六
方案的讨论
用片选信号 Load A / Load B 控制寄存器的时候，片选信号可以由 数字开关实现，也可以由时序脉冲实现，考虑到实际器件中的运用，选择数 字开关作为片选信号。
【细节一】
寄存器应设置有初始化置零（ CLEAR 端口）功能，能对运算进行置 零处理，增强对加/减寄存器的控制。
【细节二】 【细节三】
设计的内容及主要技术指标
1． 设计 4 位并行加/减法运算电路。 2． 设计寄存器单元。 3． 设计全加器工作单元。 4． 设计互补器工作单元。 5． 扩展为 8 位并行加/减法运算电路（选作） 。
设计的要求
1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。 2． 选用中小规模集成器件 （如 74LS 系列） ， 实现所选定的电路。 提出器材清单。 3． 检查设计结果，进行必要的仿真模拟。
和 Load B 接入到两个寄存器的右移端口 DSR ， 数据传输之间开关先全部保持 关闭状态； 当输入 A 的数据时，打开 A 寄存器的数字开关 Load A，4 位二进制数 即可存储在寄存器 A 中，并在寄存器的输出端口
Q3 Q2 Q1 Q0 变成并行输出； Q3 Q2 Q1
当数据 A 传送完毕后， 关掉开关 Load A， 打开寄存器 B 的开关 Load B， 则第二个 4 位二进制数存储在寄存器中， 同理在寄存器 B 的输出端口
U2
SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4
74LS283N
74LS283N U5A U3A 74LS86D 74LS08D U6A 74LS08D U7A 7427N U4A 74LS04D
判 断 A+B>?9， 若 大 于 9， 即 加 上 110
互补器 【设计互补器的目的】
表 2 74LS283 输出结果的修改真值表
输
C4
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
出
S1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
无 关 项
× × × × × × × × ×
Y S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2 S 3S1
（式 3）
Y C4
（式 4）
由式 3、式 4 可得
通过资料 【】 可以知道，减法可以转化成加法，进行运算，即
A B A B( B的反码) 1，所以减法器可以在加法器的基础上完成。将减数
通过互补器进行运算， 求出补码， 即可以在加法器的基础上进行减法的运算。
【细节四】 【细节五】
利用数字开关来选择+/-的运算方式。
作十以内的加法运算的时候，结果可能是 0～18，然而译码器只能 显示 0～9 的范围，所以需要增加一篇译码器，显示计算结果的十位，同时 对计算的结果需要做一定的处理，使其各位能正常显示。 作减法运算的时候，会出现减数 A 小于被减数 B 的情况，这个时 候结果为负数，所以需要增设一位显示符号的译码器，对负号进行显示。另 外个位显示的译码器只需要显示计算结果的绝对值，需要对计算结果进行取 反处理。
3 4 5 6 7 2 9 10 1 11 8 A B C D SL SR S0 S1 ~CLR CLK GND
U1
VCC QA QB QC QD 16 15 14 13 12
I1
1kHz 1A 0.5 sec 1 sec
VCC 5V
3 4 5 6 7 2
74LS194D U2
A B C D SL SR S0 S1 ~CLR CLK GND VCC QA QB QC QD 16 15 14 13 12
表示个位的译码器， 可以将计算结果减去 10(同于以上的减法器的思想， 就是加上二进制数值 0110)，此时译码器显示的结果等于原本的计算结果的 个位。最终使得两片译码器的显示结果即为计算结果。 所以针对加法的计算结果大于 9 的情况，对计算结果加上(0110) 2 ，即 可得修改后的真值表如下：
二○一二～二○一三学年 第一学期
电子信息工程系
脉冲数字电路课程设计 报告书
班
级：
电子信息工程(DB)1004 班 脉冲数字电路课程设计 1 周
课程名称： 学 时：
学生姓名： 学 号： 廖宇峰
指导教师：
二○一二年 九 月
一、设计任务及主要技术指标和要求
设计目的
1. 掌握加/减法运算电路的设计和调试方法。 2. 学习数据存储单元的设计方法。 3. 熟悉集成电路的使用方法。
LoadB Key = B
9 10 1 11 8
来自百度文库
初始化置零 Key = B
74LS194D
加法器 【加法器的设计思路】
首先，我最先想到的是课本中的全加器的知识，即：两个异或门、两个 与门和一个或门组成全加器，可实现一位二进制加逻辑运算。由此联想，可 以在一位二进制加逻辑器的基础上，实现 4 位二进制全加器。也就是四个全 加器通过串行进位的方式，将低位的进位输出信号接到高位的进位输入端， 四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0”，就组成 了一个可实现四位二进制数并行相加的逻辑电路。 可是这样的电路需要多个门电路，且电路复杂，有没有直接集成的电路 可以实现多位数的加法呢，集成的加法运算电路不仅可以化简电路的接线、 计算，而且在实际电路的制作中更可以减少成本，节约资源。通过查阅资料 【】 ，得到可以利用超前进位产生器 74LS283 实现四位二进制数并行相加。 但是加法的结果处理却存在一个问题，在进行了 A、B 两个数的加法以 后，由于译码显示器只能显示 0～9，当 A B > 9 时不能显示，所以需要用 到两个译码器， 其中一个表示计算结果的十位， 另一个表示计算结果的各位； 我的想法是，若 A B > 9，超前进位加法器 74LS283 的进位信号为 1， 接入到第二个译码器中，使计算结果的十位直接显示为 1；
【细节六】 【细节七】
作为结果显示的７段式数码管有两种接法，根据选择的数码管的
种类，决定数码管的连接方式，所以连接电路前，首先要判断数码管是共阴 极还是共阳极。
整体电路逻辑框图
串行输入的两个二进制数
寄存器
并行输出的数 1
并行输出的数 2
数码管显示十进制结果
数码管显示十进制结果
开关选择运算方式(+/-) 加 法 器 减 法 器
互补器：求数 2 的反码、补码 全加器 对数 1 和数 2 进行加法运算 全加器：对处理后的数据 进行加法运算
译码显示计算结果
三、单元电路设计
寄存器 【寄存器的设计思路】
同一根总线上的两个四位二进制数要依次存储到 2 个不同的寄存器中， 并行输出。首先得建立一个片选信号 Load A / Load B； 片选信号利用数字开关实现， 将传输线的数据分别通过数字开关 Load A
若选择减法运算方式，对所置入数送入减法运算电路进行运算；
(0101) 2 (0010) 2 2 又或： (0011) 2 (1101) 2 (1010) 2 10
即： (0111) 2 【十进制： 7 5 2 】 【十进制： 3 13 10 】
为了便于观察最后的计算结果， 以及对最后的计算结果的正确性能做 出快速的判断，根据人们的习惯，同上，将计算出的结果输入七段译码器进 行译码显示。
二、方案论证及整体电路逻辑框图
方案的总体设计
因为参与运算的两个二进制数是由同一条数据总线分时串行传入， 而 加法运算的时候需要两个数的并行输入。所以需要两个寄存器分别通过片选
步骤一
信号，依次对两个二进制进行存储，分别在寄存器的 QAQB Qc QD 端口将两 个 4 位二进制数变成并行输出； 为了便于观察置入两个 4 位二进制数的数值大小，根据人们的习惯， 在寄存器的输出端，利用两个七段译码器将二进制数转化为十进制数；
C1
0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1
对应 十进制数 数值 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31
转换 的 关系
译码器 十位 显示数字 × ×
译码器 个位 显示数字 0 1 2 3 4 5 6 7 8 9 0 1 2 3 4 5 6 7 8 × × × × × × × × × × × × ×
直 接 对 应
× × × × × × × × 1 1
需 要 转 化
1 1 1 1 1 1 1 × × × ×
Q0 变成并行输出。
【寄存器利用 74LS194 实现】
图 1 74LS194 的外引脚排列图
表 1 74LS194 的功能表
功 能 清除 送数 左移 右移 保持 保持
CP
CR
输
S1
入
输
出
Q2
S0
× 1 1 0 0 ×
DSR
× ×
DSL
× × ×
D0
× a × × × ×
D1
D2
D3
× d × × × ×
【互补器的设计思路】
首先我想到的是将 B 逐位求反，然后再与 1 相加，可是这要用到 4 个非 门，一个全加器，和一个置 1 的开关； 但是这里又有一个麻烦，我们首先必须判断这个数字 B 前的符号问题， 即判断到底是进行何种运算。联想到我们之前有一个加减选择的开关，那么 可以置 1 的开关可以和这个加减选择的开关进行化简， 从而直接对 B 进行转 化。 因为 B 1 B ， B 0 B ，所以可以设置一个开关，低电平的时候表示 是选择加法运算，高电平选择减法运算，然后这个开关与 B 输出的每一位数 字一次进行异或运算； 即当我们选择加法运算的时候，是低电平(也就是 0)，即数字 B 与 0 进 行异或运算，所得到的结果仍然是 B； 当我们选择减法运算的时候，开关是高电平(也就是 1)，数字 B 与 1 进 行异或运算，所得的结果则是 B 这样所得到的结果再送入到 74LS283 中，选择加法时，74LS283 的输出 结果是 A B ；选择减法的时候，将进位输入端接逻辑 1(直接接在加/减选择 开关上，此时的开关即为 1)以实现加 1，由此求得 B 的补码。加法器相加的 结果为 A B 1。
Y=C4 +S4S3 +S4S2 =C4 +S4S3 +S4S2 C4 S4S3 S4S2
即： 实现功能转化需要两个与门、 一个三输入与非门、 一个非门既可以实现。
【加法运算电路利用 74LS283 实现】
图 3 74LS283 的外引脚排列图
图 4 加法运算器单元的设计
U1
12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9 SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4 12 14 3 5 11 15 2 6 7 A4 A3 A2 A1 B4 B3 B2 B1 C0 C4 9
步骤二 步骤三
通过开关选择加/减运算方式； 若选择加法运算方式，对所置入数送入加法运算电路进行运算；
即： (0011) 2
步骤四
(0110) 2 (1001) 2 9
【十进制： 3 6 9 】
又或： (1011) 2 步骤五
(0100) 2 (1111) 2 15
【十进制： 11 5 15 】
S3
0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
S2
0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
S0
0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Q0
0 a
Q1
Q3
0 d
Q2
× ↑ ↑
↑ ↑
0 1 1 1 1 1
× 1 0 1 0 ×
× b × × × ×
× c × × × ×
0 b
0 c
Q1
DSR
× × ×
DSR
Q1
Q0
Q2
DSL
× ×
Q3
n Q2 n Q2
DSL
Q3n Q3n
Q0n Q0n
Q1n Q1n
↓
图 2 寄存器单元的设计
VCC 5V 信号输入端口 LoadA Key = A
步骤六
方案的讨论
用片选信号 Load A / Load B 控制寄存器的时候，片选信号可以由 数字开关实现，也可以由时序脉冲实现，考虑到实际器件中的运用，选择数 字开关作为片选信号。
【细节一】
寄存器应设置有初始化置零（ CLEAR 端口）功能，能对运算进行置 零处理，增强对加/减寄存器的控制。
【细节二】 【细节三】
设计的内容及主要技术指标
1． 设计 4 位并行加/减法运算电路。 2． 设计寄存器单元。 3． 设计全加器工作单元。 4． 设计互补器工作单元。 5． 扩展为 8 位并行加/减法运算电路（选作） 。
设计的要求
1． 根据任务，设计整机的逻辑电路，画出详细框图和总原理图。 2． 选用中小规模集成器件 （如 74LS 系列） ， 实现所选定的电路。 提出器材清单。 3． 检查设计结果，进行必要的仿真模拟。
和 Load B 接入到两个寄存器的右移端口 DSR ， 数据传输之间开关先全部保持 关闭状态； 当输入 A 的数据时，打开 A 寄存器的数字开关 Load A，4 位二进制数 即可存储在寄存器 A 中，并在寄存器的输出端口
Q3 Q2 Q1 Q0 变成并行输出； Q3 Q2 Q1
当数据 A 传送完毕后， 关掉开关 Load A， 打开寄存器 B 的开关 Load B， 则第二个 4 位二进制数存储在寄存器中， 同理在寄存器 B 的输出端口
U2
SUM_4 SUM_3 SUM_2 SUM_1 10 13 1 4
74LS283N
74LS283N U5A U3A 74LS86D 74LS08D U6A 74LS08D U7A 7427N U4A 74LS04D
判 断 A+B>?9， 若 大 于 9， 即 加 上 110
互补器 【设计互补器的目的】
表 2 74LS283 输出结果的修改真值表
输
C4
0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1 1
出
S1
0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
无 关 项
× × × × × × × × ×
Y S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2S1S 0 S 3S 2 S 3S1
（式 3）
Y C4
（式 4）
由式 3、式 4 可得
通过资料 【】 可以知道，减法可以转化成加法，进行运算，即
A B A B( B的反码) 1，所以减法器可以在加法器的基础上完成。将减数
通过互补器进行运算， 求出补码， 即可以在加法器的基础上进行减法的运算。
【细节四】 【细节五】
利用数字开关来选择+/-的运算方式。
作十以内的加法运算的时候，结果可能是 0～18，然而译码器只能 显示 0～9 的范围，所以需要增加一篇译码器，显示计算结果的十位，同时 对计算的结果需要做一定的处理，使其各位能正常显示。 作减法运算的时候，会出现减数 A 小于被减数 B 的情况，这个时 候结果为负数，所以需要增设一位显示符号的译码器，对负号进行显示。另 外个位显示的译码器只需要显示计算结果的绝对值，需要对计算结果进行取 反处理。
3 4 5 6 7 2 9 10 1 11 8 A B C D SL SR S0 S1 ~CLR CLK GND
U1
VCC QA QB QC QD 16 15 14 13 12
I1
1kHz 1A 0.5 sec 1 sec
VCC 5V
3 4 5 6 7 2
74LS194D U2
A B C D SL SR S0 S1 ~CLR CLK GND VCC QA QB QC QD 16 15 14 13 12
表示个位的译码器， 可以将计算结果减去 10(同于以上的减法器的思想， 就是加上二进制数值 0110)，此时译码器显示的结果等于原本的计算结果的 个位。最终使得两片译码器的显示结果即为计算结果。 所以针对加法的计算结果大于 9 的情况，对计算结果加上(0110) 2 ，即 可得修改后的真值表如下：
二○一二～二○一三学年 第一学期
电子信息工程系
脉冲数字电路课程设计 报告书
班
级：
电子信息工程(DB)1004 班 脉冲数字电路课程设计 1 周
课程名称： 学 时：
学生姓名： 学 号： 廖宇峰
指导教师：
二○一二年 九 月
一、设计任务及主要技术指标和要求
设计目的
1. 掌握加/减法运算电路的设计和调试方法。 2. 学习数据存储单元的设计方法。 3. 熟悉集成电路的使用方法。
LoadB Key = B
9 10 1 11 8
来自百度文库
初始化置零 Key = B
74LS194D
加法器 【加法器的设计思路】
首先，我最先想到的是课本中的全加器的知识，即：两个异或门、两个 与门和一个或门组成全加器，可实现一位二进制加逻辑运算。由此联想，可 以在一位二进制加逻辑器的基础上，实现 4 位二进制全加器。也就是四个全 加器通过串行进位的方式，将低位的进位输出信号接到高位的进位输入端， 四个全加器依次串行连接，并将最低位的进位输入端接逻辑“0”，就组成 了一个可实现四位二进制数并行相加的逻辑电路。 可是这样的电路需要多个门电路，且电路复杂，有没有直接集成的电路 可以实现多位数的加法呢，集成的加法运算电路不仅可以化简电路的接线、 计算，而且在实际电路的制作中更可以减少成本，节约资源。通过查阅资料 【】 ，得到可以利用超前进位产生器 74LS283 实现四位二进制数并行相加。 但是加法的结果处理却存在一个问题，在进行了 A、B 两个数的加法以 后，由于译码显示器只能显示 0～9，当 A B > 9 时不能显示，所以需要用 到两个译码器， 其中一个表示计算结果的十位， 另一个表示计算结果的各位； 我的想法是，若 A B > 9，超前进位加法器 74LS283 的进位信号为 1， 接入到第二个译码器中，使计算结果的十位直接显示为 1；
【细节六】 【细节七】
作为结果显示的７段式数码管有两种接法，根据选择的数码管的
种类，决定数码管的连接方式，所以连接电路前，首先要判断数码管是共阴 极还是共阳极。
整体电路逻辑框图
串行输入的两个二进制数
寄存器
并行输出的数 1
并行输出的数 2
数码管显示十进制结果
数码管显示十进制结果
开关选择运算方式(+/-) 加 法 器 减 法 器
互补器：求数 2 的反码、补码 全加器 对数 1 和数 2 进行加法运算 全加器：对处理后的数据 进行加法运算
译码显示计算结果
三、单元电路设计
寄存器 【寄存器的设计思路】
同一根总线上的两个四位二进制数要依次存储到 2 个不同的寄存器中， 并行输出。首先得建立一个片选信号 Load A / Load B； 片选信号利用数字开关实现， 将传输线的数据分别通过数字开关 Load A