ESRAM产品的应用指南

零总线转换,四字节迸发SRAM (NoBL Burst ESRAM) 产品的应用指南

简介:

美国Ramtron公司运用其独有的单晶体管(1T)记忆体专利开发出两个最新改良型SRAM (ESRAM)记忆产品.新技术用比传统六晶体管(6T) SRAM产品四分之一的价格,制造出大四倍容量的高速, 改良型记忆产品. 解决了新世代网络,通讯设备,计算机系统,图象处理设计所面对需求大容量,低成本,低功耗的瓶颈问题. 这期应用指南主要针对零总线转换,四字节迸发(NoBL Burst) ESRAM的应用.

什么是改良型SRAM (ESRAM)产品:

改良型SRAM(ESRAM)技术建立在把速度优化过后的DRAM记忆体列阵上. 单晶体管(1-T) 专利技术使改良型SRAM能做到DRAM的容量.同时保持大家所熟悉的SRAM接口架构. Ramtron公司拥有一些重要专利把DRAM体列阵和内建SRAM缓存(buffer)记忆体结合起来减小随机存取(random access)的延误(latency).改良型SRAM独特的结构把DRAM运作中的延误巧妙地消隐掉,达到的SRAM工作速度.

零总线转换,四字节迸发SRAM (NoBL Burst ESRAM)产品:

零总线转换,四字节迸发(NoBL Burst) ESRAM, 不论在功能上, 还是封装上,皆和工业标准的SRAM一致,是改良型产品系列里的一个重要的产品.

零总线转换,四字节迸发 (NoBL Burst) ESRAM产品是Ramtron公司和美国知名

的网络,通讯设备用供应商Cypress公司共同开发的. “NoBL”是零总线转换 (No Bus Latency)的缩写. 此产品在数据总线读和写频繁转换的系统里大量使用. 零总线转换(NoBL)和ZBT (Zero Bus Turnaround) SRAMs完全对等(ZBT是IDT的商标). 使用时,零总线转换和大家都熟稀的流水线迸发Pipelined Burst SRAM (PBSRAM)很相似.跟流水线迸发Pipelined Burst SRAM (PBSRAM)不同的是零总线转换SRAM (NoBL SRAM)在各种读和写总线转换的情况下仍保持100%的总线利用率.零总线转换的协议令数据总线从读到写 (或反之)

不会有等待死周期的出现. 零总线转换,四字节迸发的(NoBL Burst ESRAM)产品对四字节迸发读,写的设计特别合适.

除了每个读写周期是以四个字节为单位外,零总线转换,四字节迸发 (NoBL Burst) ESRAM的工作形式和流水线零总线转换(pipelined NoBL)或ZBT SRAM的工作形式是一样的. 产品的管脚定义,封装,时序,工作电压,接口控制讯号等,都和工业标准的NoBL/ZBT SRAM一致.当一个零总线转换,四字节迸发 (NoBL Burst) ESRAM在每四个时钟周期收到一个随机地址后, 内部的地址指针(burst address counter)会自动增加的地址.使用者可通过给LBO#管脚讯号选择线性 (linear/sequential)或交叉式(interleaved)地址递增.

Description Features Clock Freq.V

DD I/O Package E SRAM Part

Number

100-脚 TQFP SS2625Q

3.3V

3.3V or 2.5V

using Flex I/O119-脚l BGA SS2625B

100-脚 TQFP SS2625Q1

72Mb NoBL (2Mx36)

流水线型

四字节迸发

166 MHz

2.5V 2.5V

119-脚l BGA

SS2625B1 72Mb DDR

(2Mx36)

数据传输

600MHz, 八字

节迸发

300 MHz 2.5V 1.5V HSTL209-脚l BGA SS2615B

Table 1 – E SRAM 产品简介

无论读或写初始延误(initial latency)都是

两个时钟周期.每个读或写指令以四个时

钟周期为单位. 图一时序图显示在以四个

字节为读写单位的情况下, 数据总线的利

用率(bus utilization)是

100%.

CLK

LD#

CE#

R/W#

A(20:0)

DQ

Fig 1. 读和写的时序

工业标准的迸发(burst) SRAM,包括ZBT和

NoBL, 内部的地址指针(address counter)

根据A1和A0的输入把地址规范在四位

之内. 换句话说, 如果设计工程师想迸发

(burst)读或写四位以上的数据的话, 例如0,

1, 2, 3, 4, 5, 6, 7, 设计工程师需用两次指令.

一次在0时, 一次在4时.

Fig. 2. 读写四位节以上数据的时序

如果设计工程师不需要四个字节以后读出

的数据, 可同过把G#管脚电平拉高使输出

口进入高阻抗状态.

CLK

LD#

CE#

R/W#

A(20:0)

DQ

G#

Figure 3. 读四个字节数据的时序

同样, 如果设计工程师要在四个字节以后

停止芯片继续写入数据话.他也可以同过

把

CLK

LD#

CE#

R/W#

A(20:0)

BW#(3:0)

DQ

Figure 4. 写四个字节数据的时序

注意BW#管脚有两个时钟周期的存取延

误. 如果设计中不要字节写入的话, 比如说

三十六位数据同时写入, 设计工程师可以

用一个讯号来控制BW(3:0)管脚.