第3章 存储系统习题

A13~A0
A14
2:4
A15
译 码
器
MREQ WE
D15~D0 D15~D8
16K×8
16K×8
16K×8
16K×8
D7~D0 16K×8
16K×8
16K×8
16K×8
【第七题】教材P.125题7
▪ 某机器中，已知配有一个地址空间为0000H~3FFFH 的ROM区域。现在再用一个RAM芯片(8K×8)行程 40K×16位的RAM区域，起始地址为6000H。假设 RAM芯片有CS和WE信号控制端。CPU的地址总线 为A15~A0，数据总线为D15~D0，控制信号为R/W(读 /写)，MREQ(访存)，要求：
▪ 七、有关虚拟存储器
• 虚拟存储器的目的，与cache的异同之处 • 虚拟存储器的基本工作原理，信息交换单位 • 地址映射：段表、页表、快表 • 存储保护
习题
1. 解释概念：主存、辅存、Cache、虚拟存储器、 RAM、SRAM、DRAM、ROM、EPROM、 CDROM、Flash Memory。
ROM
A13 A12~A0
CSROM
RAM1 CSRAM1
… RAM1
RAM1
RAM1
RAM1
CSRAM2
CSRAM3
CSRAM4
CSRAM5
【第八题】设存储器容量为64M，字长为64位，模块 数m=8，分别用顺序和交叉方式进行组织。
▪ 存储器周期T=100ns，数据总线宽度为64位，总线
传送周期τ=50ns。求：顺序存储器和交叉存储器的
1. 若每个模块条为32K×8位，共需几个模块条？
2. 每个模块内共有多少片RAM芯片？
3. 主存共需多少RAM芯片？CPU如何选择个模块条？
【解】
1. 由于主存地址码给定 18 位，所以最大存储空间为218 ， 主存的最大容量为 256K B；而每个模块条的存储容量 为 32K ，故需要 8 个模块条。
▪ 相联存储器主要应用于 虚拟存储器的快表 。
▪ 若存储器的数据总线宽度为32位，存取周期为200ns， 则存储器带宽是 (32/8)/(200*10-9)=20MB/s 。
▪ 对DRAM进行刷新的方式有 集中式、分散式、异步式 。 其中 集中式 具有较长的死时间， 分散式 将存储器
的读写周期放大一倍。
▪ 位扩展、字扩展、字位同时扩展Fra Baidu bibliotek
▪ 四、有关动态随机存储器DRAM
• 存储元的读写原理 • DRAM芯片的特点 • DRAM的刷新
▪ 五、有关高速存储器
• 双端口并行存储器 • 多体交叉存储器 • 相联存储器
▪ 六、有关高速缓存cache
• cache在存储体系结构中的位置， cache的目标 • 定量分析cache的性能：命中率，cache的效率 • cache的基本工作原理，地址映射、替换策略、写策略
接近最里层的存储器。
▪ 对DRAM进行操作，有 读、写和刷新 三种操作类型。
平衡CPU的执行速度和主存的存
▪ cache的目的是 取速度不匹配的矛盾
。
▪ 虚拟存储器的目的是 扩大主存容量、实现存储管理 。
▪ cache-主存的信息交换单位是 块 ；主存-虚存的信息 交换单位是 页 。 cache的地址映射
带宽各是多少？
字
字
T
t
Tτ
t
解：
▪ 带宽指单位时间内所传送的信息量（B/s或b/s）
▪ 顺序存储与交叉存储连续读m个字的信息量为：
q=m × 64=8 × 64=512位
▪ 顺序存储与交叉存储连续读m个字的时间分别为：
• 顺序方式：t1=8 ×T=8 ×100=800ns • 交叉方式：t2= T+(m-1)τ=100+(8-1) × 50=450ns
(1)按字节编址，地址寄存器、数据寄存器各为几位？ 编址范围为多大？
【解】 按字节编址：1MB= 220×8 地址寄存器为 20 位， 数据寄存器为 8 位， 编址范围为 00000H~FFFFFH 。
【第五题】设有一个1MB容量的存储器，字长为32位， 问：
(2)按半字编址，地址寄存器、数据寄存器各为几位？ 编址范围为多大？
根据前面所得，共需8个模块条， 用A17A16A15通过3：8译码器来选择模块条。
WE D7~D0
… 32K×8模块 32K×8模块
32K×8模块 32K×8模块
A14~A0
A15 A14 A13 MREQ
…
A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
B
C
3：8译码器（74LS138）
【第三题】在给出的存储器方案中，哪些是合理的， 哪些不合理？对不合理的可以怎样修改？
2. 因为使用4K×4位的芯片，所以模块内需要芯片 16 片。 模块内采用 字位同时 扩展方式。
3. 主存共需要 128 RAM芯片。
32K×8位的模块条的构成：
▪ 模块条内使用16个4K×4位的RAM芯片拼成8组4K×8位，
▪ 地址码的低12位(A0~A11)直接接到芯片地址输入端， ▪ 地址码的高3位(A14~A12)通过3:8译码器输出，分别接到8组
【解】
▪ ROM的容量为2KB，故只需EPROM 1 片；而 RAM的容量为2KB，故需RAM芯片 1 片。
▪ ROM的片内地址为 11 位，用了地址线的哪几根？
A10到A0共11根
RAM片内地址为 10 位，用了地址线的哪几根？
A9到A0这10根
【第四题】某存储器容量为4KB，其中：ROM 2KB， 选用EPROM 2K×8；RAM 2KB，选用RAM lK×8； 地址线Al5~A0。写出全部片选信号的逻辑式。 【解续】
【解】 按半字编址：1MB= 219×16 地址寄存器为 19 位， 数据寄存器为 16 位， 编址范围为 00000H~7FFFFH 。
【第五题】设有一个1MB容量的存储器，字长为32位， 问：
(3)按字编址，地址寄存器、数据寄存器各为几位？编 址范围为多大？
【解】 按字编址： 1MB= 218×32 地址寄存器为 18 位， 数据寄存器为 32 位， 编址范围为 00000H—3FFFFH 。
RAM1:8K 64K
RAM2:8K
RAM3:8K
RAM4:8K
RAM5:8K
A15 A14 A13
MREQ
片选信号的产生
CSROM
CSRAM2
CSRAM4
CSRAM1
CSRAM3
CSRAM5
A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 B
3：8译码器（74LS138） C
WE D15~D0
▪ （1）画出地址译码方案。
▪ （2）将ROM与RAM同CPU连接。
解（1）：地址译码方案
▪ CPU有16根地址线和16根数据线， 因此整个内存空间为64K。
▪ ROM地址占低端16K空间，ROM 共有14跟地址线。
▪ RAM所站空间为6000H~DFFFH， 共40K，用5组10片8K×8的芯片组 成。每个芯片有13根地址线。
2. 计算机中哪些部件可用于存储信息，按其速度、 容量和价格/位排序说明。
3. 什么是计算机存储器的层次结构？层次结构的特 点和目的是什么？
4. 说明程序的局部性原理。 5. 说明存取周期和存取时间的区别。 6. 什么是存储器带宽？
一、填空
▪ 计算机中的存储器是用来存放 程序和数据 的。
▪ 存储器系统的层次结构是为了使整个计算机的存储系 统在 容量和价格 上接近最外层的存储器，在性能 上
(6)不合理。因为MAR的位数为1024，太长，而存储 单元数为10，太短，所以将MAR的位数与存储单元 数对调一下，即MAR的位数为10，存储器的单元数 正好为1024，合理。
【第四题】某存储器容量为4KB，其中：ROM 2KB， 选用EPROM 2K×8；RAM 2KB，选用RAM lK×8； 地址线Al5~A0。写出全部片选信号的逻辑式。
存储器
(1) (2) (3) (4) (5) (6)
MAR位数
10 10 8 12 8 1024
存储单元数
1024 1024 1024 1024
8 10
每单元位数 合理？
8
√
12
×
8
×
16
×
1024
×
8
×
【解】
(1)合理。
(2)不合理。因为存储单元的位数应为字节的整数倍， 所以将存储单元的位数改为16较合理。
1. 因存储单元的数量为 16K =2 14 ，所以地址线 14 根； 字长 8 位，所以数据线有 8 根， 加上控制线 片选 信号和读写 信号，电源线和地线， 所以该芯片引出线的最小数目应为 26 根。
2. 地址范围为 0000 H~ 3FFF H。
【第二题】模块化存储器设计。已知某8位机的主存采用半导 体存储器，地址码为18位，若使用4K×4位RAM芯片组成该 机所允许的最大主存空间，并选用模块条的形式，问：
▪总容量需要 12 根地址线。
▪可以考虑用1根地址线A11作为区别EPROM和RAM 的片选信号，
▪对于2片RAM芯片可利用A10来区别其片选信号。由 此，可得到如下的逻辑式：
▪EPROM CS0= A11 ▪RAM CS1= A11A10 CS2= A11A10
【第五题】设有一个1MB容量的存储器，字长为32位， 问：
二、选择题
主存和辅存的本质区别是 C 。
A. 主存容量小，而辅存容量大 B. 主存速度快，而辅存速度慢 C. 主存能够被CPU直接访问，而辅存不能 D. 主存易失，而辅存非易失
下列因素中，与cache的命中率无关的是 A 。
A. 主存的存取时间
C. cache的组织方式
B. 块的大小
D. cache的容量
【第六题】用16K×8位的SRAM芯片构成64K×16的 存储器，试画出该存储器的组成逻辑框图。
【解】
▪ 存储器容量为64K×16 位，其地址线为16位 (A15~A0)，数据线也是16位(D15~D0)；
▪ SRAM芯片容量为16K×8位，其地址线为14位， 数据线为8位。
▪ 因此组成存储器时需字位同时扩展。字扩展采用2:4 译码器，以16K为一个模块，共4个模块。位扩展采 用两片并接。存储器的组成框图如图所示。
▪ 二、有关主存储器的技术指标
• 存储容量
▪ 字节数 ▪ 单元数×位数
• 存取速度
▪ 存取时间 ▪ 存取周期 ▪ 存储器总线带宽
▪ 三、有关静态随机存储器SRAM
• 存储元的读写原理 • 静态MOS存储器
▪ 存储体、地址译码、片选和读/写控制
• 静态SRAM芯片
▪ 数据线、地址线、控制线
• RAM存储器的扩展
第三章 存储系统 ——习题课
主讲 赵力 2007年4月
知识概要
▪ 一、关于主存储器基本概念
• 存储介质——能表示二进制数1和0的物理器件 • 存储元——存储1位二进制代码信息的器件 • 存储单元——若干个存储元的集合，可以存放一个字或
一个字节。 • 地址——存储单元的编号 • 存储器——计算机用来存放程序和数据的部件。 • SRAM——静态随机存储器 • DRAM——动态随机存储器 • ROM——只读存储器
芯片的选片端。
WE
D3~D0
D7~D4
4K×4 4K×4
D7~D0
4K×4
… 4K×4
4K×4
4K×4
4K×4 4K×4
A11~A0 使能端E
…
Y0 Y1 Y2 A BC
Y3 Y4 Y5 Y6 Y7 3：8译码器（74LS138）
A12 A13 A14
A14~A0 使能端E
32K×8的模块条
D7~D0 WE
通用寄存器的设计适合采用 A 高速存储器。
A.多端口存储器 B.多体交叉存储器 C.相联存储器 D.高速缓冲存储器
已知虚地址为32位，页大小为4KB，页表每一项为4
个字节，那么页表总容量为 B(232÷212×4) 。
A.4GB
C. 8MB
B.4MB
D. 1MB
三、分析设计题
【第一题】某RAM芯片，其存储容量为16K×8位，问： 1. 该芯片引出线的最小数目应为多少？ 2. 存储器芯片的地址范围是什么？ 【解】
(3)不合理。因为MAR的位数为8，存储器的单元数最 多为256个，不可能达到1024个，所以将存储器的单 元数改为256较合理。
(4)不合理。因为MAR的位数为12，存储器的单元数应 为4K个，不可能只有1024个，所以将存储器的单元 数改为4096才合理。
(5)不合理。因为MAR的位数为8，存储器的单元数应 为256个，不可能只有8个，所以将存储器的单元数 改为256才合理；另外，存储单元的位数为1024太 长，改为8、16、32、64均可。
▪ 4000H~5FFFH空着不用 ▪ CPU地址线中的低13直接连接到
RAM芯片，高3位连接到3：8译码 器用以产生片选。低14位直接连接 到ROM芯片。
0000H 3FFFH
ROM16K
6000H 7FFFH 8000H 9FFFH A000H BFFFH C000H DFFFH
E000H FFFFH