基于Verilog的数模转换器的设计(5)

基于Verilog的数模转换器的设计
电子信息工程专业陈琪
[摘要]数／模转换(D／A)电路，是数字系统中常用的电路之一，其主要作用是把数字信号转换成模拟信号，通常是利用专用的数／模转换(D／A)芯片来实现的。

本文的设计为一种8位高速数模转换器，设计方案确定了输入方式为并行输入，输出为电流互补输出，以实现高速的要求，然后在分析了转换电路的性能参数以后，采用主从一分段式的电流舵结构来实现高速数模转换，电流源应用电流分裂技术，其中开关采用全差分电流开关。

在完成硬件结构的基础上，采用verilog-AMS语言对本设计进行了模拟仿真。

［关键词］数模转换电路；并行串出；模拟仿真；可编程逻辑器件
Design of the DAC based on Verilog
Electronic Information Engineering Specialty CHEN Qi Abstract: D / A converter (D / A) circuit is a circuit commonly used in digital systems, one of its main function is to convert the analog signal digital signal, usually uses a dedicated D / A converter (D / A) chip to achieve of. This article was designed to be a 8-bit high speed DAC design to determine the input for the parallel input and output for the current complementary output, in order to achieve high-speed requirements, and then analyzes the circuit's performance parameters after conversion, with master-slave a sub-type structure to achieve high-speed current-steering digital-analog conversion, Current source application current splitting technique, which uses a fully differential current switch switches. In the completion of the structure based on the use Verilog-AMS language of this design was simulated.
.Key words：Digital-analog converter circuit; parallel string out; simulation; field programmable gate array
目录
1 引言 (1)
1.1本课题研究的主要内容 (1)
1.2国内外研究现状 (1)
2 数／模转换电路的结构和功能 (2)
2.1数／模转换电路的组成 (2)
2.2D/A转换器的结构 (3)
3 系统硬件的设计 (4)
3.1总体结构设计 (4)
3.2单元电路设计 (5)
3.2.1 电路网络组态设计 (5)
3.2.2 电流开关设计 (7)
3.2.3 电流源偏置设计 (8)
3.38位D/A转换器 (9)
3.3.1 引脚及其功能 (9)
3.3.2 DA0832的工作方式 (11)
3.3.3 DA0832的功能应用 (11)
4 基于VRILOG的行为模型描述 (12)
4.1V ERILOG-AMS语言概述 (12)
4.2V ERILOG-AMS的行为模型结构 (13)
4.3V ERILOG-AMS程序的仿真 (14)
5 模拟仿真结果 (15)
5.1静态参数模拟 (15)
5.2建立时间模拟 (17)
结束语 (19)
参考文献 (20)
致谢 (21)
1 引言
数／模转换(D／A)电路，是数字系统中常用的电路之一，其主要作用是把数字信号转换成模拟信号，通常是利用专用的数／模转换(D／A)芯片来实现的。

DAC0832是Analog Device公司生产的的8位数／模转换(D／A)芯片，它是双列直插式8位D/A转换器。

能完成数字量输入到模拟量(电流)输出的转换。

即数字信号被一位一位地写入DAC0832数／模转换(D／A)芯片中，因此，DAC0832要与一个控制器配合使用才能发挥作用。

常规的方法，是以CPU作为控制部件，通过软件编程的方式来控制DAC0832，从而实现数／模转换功能的。

软件实现法虽然简单，但必将会占用大量的CPU时间，削弱了CPU实时处理能力，降低了系统的可靠性。

针对以上情况，在此设计了基于可编程逻辑器件(F PGA)数／模转换电路，利用可编程逻辑器件(FP-GA)直接控制模转换(D／A)芯片DAC0832进行数／模(D／A)转换，取代传统的“CPU专用的数／模转换(D／A)芯片”设计结构，有利于提高系统的抗干扰能力和可靠性。

1.1 本课题研究的主要内容
对数模转换器的理解和设计，首先将单片机分成几个大的模块，再向下划分成功能单一的模块。

然后运用硬件描述语verilog语言对各个模块进行逻辑描述，同时应用EDA 集成开发工具Candenee Spectre软件提供的时模拟器对各个模块(包括各子模块和顶层模块)的功能进行软件仿真。

完成软件真后下载到FPGA／CPLD器件中进行硬件级的测试。

课题采用Gw48-CK型EDA实箱对所设计的软核模块进行硬件级的测试。

箱内的可编程逻辑器件是Alter司的FLEX 10K(属于FPGA类型)系列器件中的EPFl0K10LC84-4由EPFlOKlOL84 —4器件的逻辑门有限，以单独完成了串行口等模块的硬件级测试。

1.2 国内外研究现状
在数字模拟混合电路系统中，数模转换器是不可缺少的关键电子元器件。

当前，为了适应计算机、通讯和多媒体技术的飞速发展以及高新技术领域数字化进程的不断加快，数模转换器在工艺、结构和性能上都有了很大的变化，正朝着低功耗、高速度和高分辨率的方向发展。

进入20世纪90年代后，结合基于数模转化器的设计，可编程逻辑集成电路技术也进入飞速发展时期。

器件的可编程门数超过了百万门，并出现了内嵌复杂功能模块的SoPC。

这种大规模可编程逻辑芯片的出现为单片机芯片重构开辟了新的途径。

本课题就是要以FPGA／CPLD器件作为载体，以现代EDA技术为手段，应用EDA技术实现一种固定信号格式的串并转换，利用Verilog-AMS语言对一块可编程逻辑器件进行编程．实现单片机串行口输出的串行数据到8位并行数据的转换。

目前，国内有数家集成电路设计公司在开发模数转换器电路产品。

其中，上海中芯
国际，北京昆腾，芯原微电子和华虹NEC 等主要针对SoC 产品应用，开发嵌入式模数转换器IP 核；成都华微，成都登巅，以及部分研究所（如航天772所，中电集团24所和58所等）有开发单片的模数转换器产品。

2 数／模转换电路的结构和功能
2.1 数／模转换电路的组成
（1）D/A 转换器的基本工作原理
数/模转换就是将数字量转换成与它成正比的模拟量。

数字量：
(D 3D 2D 1D 0)2＝(D 3×23＋D 2×22＋D 1×21＋D 0×20)10
(1101) 2＝(1×23＋1×22＋0×21＋1×20)10
模拟量：
u o ＝K(D 3×23＋D 2×22＋D 1×21＋D 0×20)10
u o ＝K(1×23＋1×22＋0×21＋1×20)10
(K 为比例系数)
（2）电路组成
电路由解码网络、模拟开关、求和放大器和基准电源组成。

如图1所示。

D3U REF
图1 数模转换基本电路原理图
（图中的双向模拟开关D=1时接运放 D=0时接地；R-2R 倒T 形电阻形成解码网络）
从图1可以看出，由于集成运算放大器的电流求和点Σ为虚地，所以每个2R 电阻的上端相当于接地，从网络的A 、B 、C 点分别向右看的对地电阻都是2R 。

2.2 D/A转换器的结构
电流定标型D/A转换器分三种：权电阻型D/A转换器、R-2R梯形电阻网络D／A转换器、电流舵型D／A转换器。

本设计采用电流舵型D／A转换器。

电流舵型D／A转换器，又称电流源型D／A转换器，是用有源器件(一般是MOS管)构成的电流源来提供加权电流。

与电阻型加权D／A转换器相比，电流舵型D／A转换器速度非常快对开关的寄生参数不敏感。

电流源根据权系数不同，可分为二进制加权型和一进制加权型(温度计型)。

二进制电流舵型D／A转换器的电路原理框图如图2所示。

二进制型电流舵D／A转换器的工作原理与电阻加权型基本类似，只是用加权的电流源来代替加权的电阻来提供权电流。

电流源提供加权电流可以通过两种方式来实现。

一种是改变电流源MOS的宽长比，如最低位宽长比为W／L，高一位宽长比为2W／L，依次电流源MOS管的宽长比按指数2向上增长；二是改变相同尺寸MOS管的个数，最低位用1个，高一位用2个，向上个数按指数2增长。

后者的匹配性方面效果比前者好。

R f
D1D2Dn
图2二进制电流型D/A转换器
一进制加权型D／A转换器的电路原理框图：一进制电流舵加权型(温度计型)D／A转换器（如图3所示）先将二进制编码的数字输入转变为一进制码(温度计码)，然后用一进制编码分别控制一个电流源流向负载或地。

表1是2位二进制编码与一进制转换的真值表。

R f
D1D2Dn
U0
图3 温度计码电流型D/A 转换器
表1 二进制码～温度计码的真值表
与11位二进制编码相对应的一进制编码有2n 一1位，当二进制编码换算成十进制数
为D 时，一进制编码的低D 位全部为1，其他全部为0。

也就是随着二进制编码逐渐增大，相应的一进制编码的各位(从低位向高位)依次由0变为1。

3 系统硬件的设计
3.1 总体结构设计
通过上述介绍的D/A 转换器的一些常见结构，我们深刻了解了他们各自的优点和不足之处。

对本设计的着眼点一8位和高速，我们需要选择合适的结构来实现这一目标。

首先，输入方式从两种输入方式中选择并行输入，因为相对于串行输入方式来说，并行数字输入结构最大的优点是速度更快，虽然并行数字输入结构有电路复杂程度随着分辨
率的提高而增加的缺点，但是由于设计要求分辨率为8位，相对不高，而速度是要实现的主要参数要求，因此权衡两方面，选择并行数字输入结构。

其次，输出采用电流输出作为所设计的D/A转换器的输出方式，由于电流输出和电压输出相比，具有速度快的特点，若想把输出电流转变为电压，则再加一级电流变电压的电路即可。

如前所述，D/A 转换器根据工作原理可分为电流定标、电压定标和电荷定标三种。

电压定标D/A转换器的一个严重的缺点是位数较多的D/A转换器所需要的组件太多;电荷定标D/A转换器的缺点是当转换器位数较多时，需要的电容比会很大，并且大量的大电容会增大电路的面积。

电压定标和电荷定标特别适合MOS电路采用，而电流定标多用于双极D/A转换器，由于同种条件下，电流定标结构的D/A转换器的速度性能优于电压定标和电荷定标结构的D/A转换器，因此根据现有条件和目标参数，选用电流型作为D/A转换器的工作方式。

由于所设计的D/A转换器的分辨率是8位，拟采用分段电流舵(高四位)4十4(低四位)形式进行内部结构设计，这样可以大大降低权电流晶体管的发射极面积比，充分利用芯片面积，这种组态对于8位甚至更高位或更高分辨率的D/A转换器是非常适用的。

工艺实验选用重庆二十四所的3协m工艺线作为实验的基础，采用双极工艺研制。

3.2 单元电路设计
3.2.1 电路网络组态设计
D/A转换器的电路组态有二进制加权电流源组态、等值电流源组态、主一从梯形网络结构和分段梯形结构等几种，个个组态都有其各自的特点。

（1）二进制加权电流源电路
在该结构的单片实现中，为了避免VBE失配造成的误差，必须保持二进制加权电流源晶体管的射极电流密度相等。

实际上，是通过电流源晶体管发射极面积配比实现的，即8位D/A转换器的各个电流源晶体管发射极面积比为2:26:25:2:23:2:2:1，MSB和LSB 两个电流源晶体管发射极面积的配比就需要128:1，因此对于高位转换器来说，所有电流源晶体管发射极面积的完全配比并不现实。

（2）等值电流源电路
采用等值电流源与按二进制方式对电流进行配比的R一ZR梯形网络进行结合可以避免发射极面积配比和二进制加权电流源相关的不等切换问题。

但等值电流源组态中发射极电流是由发射极电阻RE选择设定的，为了消除VBE失配的影响，发射极电阻要选的足够大，大量的大电阻无疑会增加芯片面积。

（3）分段梯形结构
分段梯形网络由三部分构成:阶跃发生器、段发生器和段译码器。

分段D/A转换器的工作原理:四个等值电流源产生段电流他们都等于满刻度输出电流的四分之一，段电流的特定组合由段译码器的输出选定。

这种结构的转换器只具有单调性特点，不满足高
速的要求。

（4）主一从梯形网络
这种方案中，基本或主要的梯形网络用于较高位，而其次的或从属的梯形网络则用于较低位。

电路的工作如图4所示。

图4 利用主-从梯形网络组态组成的8位D/A转换器
图4中，主梯形网络中最后的晶体管Q产生等于主梯形网络中最低位的电流I。

该电流用于驱动从梯形网络，并在从梯形网络中进一步分配构成余下各位电流，即实现了电流分裂。

权电流晶体管发射极面积的等比例配比是保证权电流精密匹配的重要条件之一，而权电流精密匹配又是保证转换器精度的关键。

采用电流分裂技术避免了晶体管发射极面积比例太悬殊，大大减小了管芯面积，而且保证了权电流的精密匹配，同时也为转换器的精度要求提供了保障。

因此这种组态对于8位甚至更高位或更高分辨率的D/A 转换器非常适用。

下面图5为所设计D/A转换器实际所采用的组态图，从图5可以很清楚的看到电流分裂技术的应用和R一ZR网络与加权电流源网络的综合运用，这可以看作是主一从梯形网络的一种特殊情况。

这种结构在电路的最低位中采用以面积配比电流镜组态的有源电流配比法，图5中，从梯形网络最低4位用有源电流配比构成，即通过面积定标的电流镜完成。

图中各电流存在如下关系：
11:12:13:14=8:4:2:l （1） 16:17:15:19=8:4:2:2 （2） 16+17+15+19=15 （3）最终电路权电流输出晶体管发射极面积之比为：
Q1:Q2:Q3:Q4:Q5:Q6:Q7:Q8:Q9=8:4:2:l:l:4:2:l:l (4)
图5 使发射极面积配比要求减至最小的组态图
从完全采用有源电流配比网络的27:1悬殊比例降为23:1。

R一ZR网络与加权电流源网络的综合运用，扬长避短，大大降低了电路的复杂程度，使设计的D/A转换器发射极面积配比减到最小。

3.2.2 电流开关设计
电流定标D/A转换器的性能和响应速度强烈依赖于电路所用电流开关的特性。

为适合高速D/A转换器的应用，电流开关应该必须具有如下特性:
(1)高速。

开关速度高表明电路能在瞬间迅速切换。

为了减少寄生电容的影响，在切换接点处的电压摆幅必须保持为最小。

(2)隔离好。

在电路的数字切换信号和电路系统的模拟部分之间提供良好的隔离。

(3)反向漏电流小。

关态时，通过开关的漏电流应小到可以忽略不计。

(4)逻辑兼容性。

切换动作所需之逻辑控制信号电平和振幅与常规D/A/转换器电路设计及模拟仿真的逻辑电平相兼容。

在双极型电流开关中，电流的切换作用是利用二极管或晶体管的正向或反向偏置实现的。

在正常工作条件下，由于硅p一n结的反向漏电流与位电流相比小得可以忽略不计，所以除非由于温度升高引起的温度效应，一般情况下，低反相漏电流并不是设计中应该考虑的主要问题。

D/A转换器所用的电流开关有两种，单端式和差分式，差分式电流开关，避免了开关节点处的大电压摆幅，因此，比单端式的电流开关有更快的切换速度。

因此采用全差分电流开关作为所设计D/A转换器的电流开关。

原理如图6所示。

Vcc
）
图6 全差分电流开关示意图
晶体管Q5所起的作用是恒流源，当数字输入为“1”时，即输入到Q4的基极电压VB>VT(内部的逻辑闽值电压)，Q4截止，Q1截止，Q3导通，Q2导通，此时Q6的集电极电流通过Q3和Q2输出到Iout ；当数字输入为“O ”时，即输入到Q4的基极电压VB<VT(内部的逻辑闽值电压)，Q3截止，Q2截止，Q1导通，Q4导通，Q6的集电极电流通过Q4和Q1输出到Iout ，因此Iout 与Iout 存在互补关系。

由于Q1，Q2，Q6发射极面积与流过的电流成正比(按权值设计的)，因此各管的VBE 和HFE 接近于相等，并且工艺上要严格匹配，做到位开关差分对管(Q1、Q2、Q7、Q8)和恒流晶体管(Q6，Q2)的VB 和h 差异最小。

这种开关比压控开关速度快，其速度与被切换的电流几乎无关，此开关中npn 差分对管(Q1和Q2，Q7和Q8)的发射极相连接，使得无论位的逻辑状态是“0”或“l ”，差分对管的发射极电压相同，位电流不对晶体管的寄生电容进行冲放电，因此这大大提高了开关速度，但是差分开关存在因开关晶体管p 有限而造成的输出电流误差，这是电流源偏置设计需要解决的问题。

3.2.3 电流源偏置设计
由于存在差分开关因开关晶体管p 有限而造成输出电流误差的实际问题，因此，设计电流源偏置时要考虑可以消除基极电流误差的电路。

设计中所采用的电流源偏置的电路原理图如图7所示。

V
图7 消除基极电流误差的反馈偏置电路
在该电路中，围绕运算放大器A的反馈环路添加了晶体管QA，以致电流IA相对于所有定标的电流比工re，高出的数量均等于QA的基极电流Iab
I A=I ref +I AB =(β+1)I ref/β（6）
它己无基极电流误差。

换言之，电流开关的基极电流误差补偿是通过图7中的晶体管Q的基极电流，把与失调电流相等的数量引进到偏置反馈环路中而实现的。

3.3 8位D/A转换器
3.3.1 引脚及其功能
DAC0832是双列直插式8位D/A转换器。

能完成数字量输入到模拟量(电流)输出的转换。

图8和图9分别为DAC0832的引脚图和内部结构图。

其主要参数如下：分辨率为8位，转换时间为1μs，满量程误差为±1LSB，参考电压为(+10～-10)V，供电电源为(+5～+15)V，逻辑电平输入与TTL兼容。

从图8中可见，在DAC0832中有两级锁存器，第一级锁存器称为输入寄存器，它的允许锁存信号为ILE，第二级锁存器称为DAC寄存器，它的锁存信号也称为通道控制信号/XFER。

图8 DAC0832引脚图
在下面图9中，当ILE为高电平，片选信号 /CS 和写信号 /WR1为低电平时，输入寄存器控制信号为1，这种情况下，输入寄存器的输出随输入而变化。

此后，当 /WR1由低电平变高时，控制信号成为低电平，此时，数据被锁存到输入寄存器中，这样输入寄存器的输出端不再随外部数据DB的变化而变化。

FFF
OUT2
OUT1
CC
图9 DAC0832内部结构图
对第二级锁存来说，传送控制信号 /XFER 和写信号 /WR2同时为低电平时，二级锁存控制信号为高电平，8位的DAC寄存器的输出随输入而变化，此后，当 /WR2由低电
平变高时，控制信号变为低电平，于是将输入寄存器的信息锁存到DAC 寄存器中。

图9中其余各引脚的功能定义如下：
(1)DI 7～DI 0 ：8位的数据输入端，DI 7为最高位。

(2)I OUT1 ：模拟电流输出端1，当DAC 寄存器中数据全为1时，输出电流最大，当 DAC
寄存器中数据全为0时，输出电流为0。

(3)I OUT2 ：模拟电流输出端2， I OUT2与I OUT1的和为一个常数，即I OUT1＋I OUT2＝常数。

(4)R FB ：反馈电阻引出端，DAC0832内部已经有反馈电阻，所以 R FB 端可以直接接到
外部运算放大器的输出端，这样相当于将一个反馈电阻接在运算放大器的输出端和输入端之间。

(5)V REF ：参考电压输入端，此端可接一个正电压，也可接一个负电压，它决定0至
255的数字量转化出来的模拟量电压值的幅度，V REF 范围为(+10～-10)V 。

V REF 端与D/A 内
部T 形电阻网络相连。

(6)Vcc ：芯片供电电压，范围为(+5～15)V 。

(7)AGND ：模拟量地，即模拟电路接地端。

(8)DGND ：数字量地。

3.3.2 DA0832的工作方式
DAC0832可处于三种不同的工作方式：
(1)直通方式 ：当ILE 接高电平，CS 、1WR 、2WR 和XFER 都接数字地时，DAC 处于直通方式，8位数字量一旦到达DI7～DI0输入端，就立即加到8位D/A 转换器，被转换成模拟量。

例如在构成波形发生器的场合，就要用到这种方式，即把要产生基本波形的数据存在ROM 中，连续取出送到DAC 去转换成电压信号。

(2)单缓冲方式 ：只要把两个寄存器中的任何一个接成直通方式，而用另一个锁存器数据，DAC 就可处于单缓冲工作方式。

一般的做法是将2WR 和XFER 都接地，使DAC
寄存器处于直通方式，另外把ILE 接高电平，
CS 接端口地址译码信号，1WR 接CPU 的WR 信号，这样就可以通过一条MOVX 指令，选中该端口，使CS 和1WR 有效，启动D/A 转换。

(3)双缓冲方式 ：主要在以下两种情况下需要用双缓冲方式的D/A 转换。

需在程序的控制下，先把转换的数据输入输入缓存器，然后在某个时刻再启动D/A 转换。

这样，可先选中CS 端口，把数据写入输入寄存器；再选中XFER 端口，把输入寄存器内容写入DAC 寄存器，实现D/A 转换。

在需要同步进行D/A 转换的多路DAC 系统中，采用双缓冲方式，可在不同的时刻把要转换的数据打入各DAC 的输入寄存器，然后由一个转换命令同时启动多个DAC 转换。

先用3条输出指令选择3个端口，分别将数据写入各DAC 的输入寄存器，当数据准备后，
再执行一次写操作，使XFER变低同时选通3个D/A的DAC寄存器，实现同步转换。

3.3.3 DAC0832的应用
图10 单片机和DAC0832直通式输出连接图
＝图10为单片机和DAC0832直通方式输出连接图，运放输出电路输出电压为 U
OUT
－(D/256)*V
, 例如上图中向DAC0832传送的8位数据量40H(01000000B), 则输出电REF
=－(64/256)*5V=－1.25V，其输出过程可用MOV P1 , #40H一条指令完成。

压U
OUT
4 基于Verilog的行为模型描述
4 .1 Verilog-AMS语言概述
Verilog-AMS语言是一种高层次的模块化硬件描述语言，它用模块的形式来描述模
拟系统及其子系统的结构和行为。

Verilog-AMS语言可分为数字电路描述子集109．HDL
和模拟电路描述子集Verilog-AMS。

在本文中，主要使用Verilog-AMS对D／A转换器的模
拟电路部分进行行为级描述。

Verilog-AMS语言对模拟电路的描述可以分成两种类型：
一种是行为描述，另一种是结构描述。

行为描述是指用一些数学表达式或者传输函数来
描述目标电路的行为，其描述范围可以从基本的电阻、电容到十分复杂的滤波器或其他
模拟系统；而结构描述则是对各个子模块在系统中的用途以及子模块与子模块之间的连
接关系进行描述，这可以理解为是对系统结构框图的描述。

完整的结构描述需要包括对
信号、端口和基本参数的定义。

采用Verilog—AMS语言描述的模块从而对整个进行系统仿真的流程如图11所示。

为了便于实现模拟电路系统性能与物理实现之间的优化设计，方便定义输入与输出信号之间的数学函数关系，Verilog-AMS提供了多层次的行为和结构模型及多种行为模块描述函数，除了常用的时间积分函数idt()，时间微分函数ddt()等之外，还定义了一些特殊的函数，比如转换整形函数slew()，拉普拉斯变换函数laplace zp()，延迟函数delay()等。

利用这些函数，结合对信号的定义，可以完成对各种模拟模块的行为描述。

为了使描述的模块更加符合实际情况，还可以在行为描述中加入延时、噪声等。

行为描述所生成的模块可以直接用Cadence Spectre仿真器进行仿真，根据仿真结果和实际要求的性能指标对添加的参数进行调整；也可以作为一个子系统整和到上一级电路中对上层电路进行仿真验证。

这样的具体意义有两点：一是可以在系统级对整个电路进行优化设计；二是由于子模块是直接描述的行为，不需要考虑管级，因此在模拟仿真的过程中，大大减少了运算量，节省了仿真时间，提高了精度。

Verilog —AMS行为级模型能映射成网表，网表模型包括行为模型的模型名、参数等，其端口对应于行为模型的端口。

4.2 Verilog-AMS的行为模型结构
(1)Vcrilog-AMS程序是由模块构成的，每个模块的内容都镶嵌在module-endmodule 两个语句之间，每个模块实现特定的功能，模块可以进行层次嵌套；
(2)每个模块首先要进行端口定义，并说明输入(input)和输出(output)或者输入输出(inout)端口，然后对模块的功能进行逻辑描述；
(3)Verilog-AMS程序的行为模型描述包含在analog begin和end语句之间；
(4)Verilog-AMS程序的书写格式自由，一行可以写几个语句，一个语句也可以分多行写；
(5)一个完整的源程序都应当加上必要的注释，以增强程序的可读性和可维护性。

Verilog-AMS程序有两种注释方式——单行注释和块注释。

可以用／*……*／和∥……对Verilog -AMS程序的任何部分作单行注释。

单行注释可以在每行的任意处开始，以新的一行为结束。

块注释字符产开始，以*／结束。

在这些注释中，字符∥、/*和*/没有特殊含义。

在Verilog-AMS中，用户可以通过自定义标志符来对模块名、端口名、参数名等进行说明，用户定义的模块名要与其他模块、子模块、模型名以及任何Spectre电路仿真器中的基本语句不同。

一个模块如果包含端口，那么必须进行端口说明。

端口必须具有一定的类型和方向。

Verilog-AMS语句可以描述很多的守恒系统和信号流程系统，例如电磁流体力学和热力学系统等等。

因此，在Verilog-AMS模型中，端口也具有多种类型。

其中，电学特性一般有三种——电压型(voltage)、电流型(current)和同时具有两种特。