第3章_part2集成电路物理结构

3.4.1 宽度规则
CMOS集成电路版图
宽度规则
Minimum width Exact width
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3.4.1宽度规则
CMOS集成电路版图
宽度规则
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3.4.2 间距规则
CMOS集成电路版图
间距规则(space rule)指两个多边形之间的最小距离。用来避免在 两个多边形之间形成短路。 节距（pitch），由宽度规则和间距规则共同定义。
IC版图设计
第3章 集成电路物理结构
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第三章 版图设计
CMOS集成电路版图
3.1 3.2 3.3 3.4 3.5 3.6
CMOS VLSI制造工艺简介 分层和连接 晶体管版图简介 工艺设计规则 纵向连接图 通用设计步骤
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3.2分层和连接
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违背设计规则带来的问题
CMOS集成电路版图
不符合设计规则 →源、漏短路
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违背设计规则带来的问题
CMOS集成电路版图
不符合设计规则→ 有源区接触不良
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基本结构的版图
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3.2.2线形
CMOS集成电路版图
线形的优势
存储数据小 屏幕刷新时间短 占用内存、cpu时间少 通过线形的merge生成多边形
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3.3晶体管版图简介
CMOS集成电路版图
PMOS晶体管
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显示衬底连接的晶圆截面图
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3.3.2 导体和接触孔
CMOS集成电路版图
导体层
1PNM
接触孔和通孔
Contact Via
隔离物 层叠式通孔
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
图形和阵列尽量规则，避免采用多边形，以便得到最大 的密度 n+、p+和栅能共享则共享 电源、地线一般采用水平方向的金属线，置于布局布线 区的上、下方
n阱
n阱 n- 阱 p衬 底 n阱 n- 阱
S nw nw
n阱
相邻阱合并
w nw w n w =n阱掩膜图形的最小宽度 S nw nw =相邻n阱的边到边的最小间距
w nw
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n阱
CMOS集成电路版图
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有源区
CMOS集成电路版图
导体
扩散区 金属层 多晶层 阱层
隔离层：避免电气节点间产生“短路” 接触孔和通孔 注入层
结合使用四种类型的层就可以创建晶体管、电阻、电 容以及互连。
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CMOS集成电路版图
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版图器件层
CMOS集成电路版图
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CMOS集成电路版图
晶体管的宽度 可将宽度想象为一系列平行的沟道，电 流通过这些沟道从源级流向漏极。宽度更 宽的晶体管有更多有效沟道；更多的沟道 意味更大的电流。 两个晶体管，长度相同而宽度不同， 栅宽度更大的晶体管会产生更大的电流。
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CMOS集成电路版图
有源区
器件建立在有源区上，除去FOX（场氧，用于器件电隔离）的区 域是有源区。
Active FOX Active
Active
w
p衬底
a
saa
FOX=NOT(Active) FOX+Active=Surface
w
a
=一个有源区的最小宽度
s a a =有源区掩膜边到边的最小间距
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
棍棒图（stick diagram）：用不同的颜 色代表不同的工艺层，布线为有色线条且 服从构成芯片的规则。
Poly Active N-Well Metal1 Metal2
×
Contact/Via
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掺杂硅区
CMOS集成电路版图
形成p+区是由pSelect掩模定义的离子注 入实现的。
p+ = {pSelect} ∩{Active} ∩{nWell}
s a p =有源区至pSelect间的最小间距
s p n w =nSelect至nWell间的最小间距
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有源区
CMOS集成电路版图
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POLY
CMOS集成电路版图
多晶POLY跨越n+或p+时，形成MOSFET； POLY在离子注入前淀积，阻止掺杂剂离子注入到硅中，有 自对准作用。 对多晶的基本设计规则
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
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3.3.4 FET阵列设计
CMOS集成电路版图
基本规则
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3.3.4 FET阵列设计
CMOS集成电路版图
Basic stick layout diagram
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3.4 设计规则（DR，Design Rules）
FOX+Active=surface
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3.2.1多边形
CMOS集成电路版图
多边形主要用于覆盖无法用简单矩形覆 盖的区域，如单元边界、晶体管、n阱、 接触、扩散区及晶体管栅极。
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3.2.1多边形
CMOS集成电路版图
}
}
MOSFET
各层可以按任何次序绘制
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设计规则
CMOS集成电路版图
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设计规则
CMOS集成电路版图
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n阱
CMOS集成电路版图
在n阱中制造pFET 用于制造pFET的n阱接VDD
CMOS集成电路版图
由于器件的物理特性和工艺的限制，芯片上 物理层的尺寸进而版图的设计必须遵守特定的 规则。 这些规则是各集成电路制造厂家根据本身的 工艺特点和技术水平而制定的。 因此不同的工艺，就有不同的设计规则。 设计人员与工艺人员之间的接口与“协议” 版图设计必须无条件服从的准则
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CMOS集成电路版图
基本的掩膜工序为：
从p型衬底开始 n阱（nWell） 有源区（Active） 多晶（Poly） p选择（pSelect） 掺杂区 n选择（nSelect） 有源区接触（Active contact） 多晶接触（Poly contact） 金属1（Metal1） 通孔（Via） 金属2（Metal2） 覆盖玻璃（Overglass）
一般来讲，设计规则反映了性能和成品 率之间可能的最好的折衷。 规则越保守，能工作的电路就越多(即成 品率越高)。 规则越富有进取性，则电路性能改进的 可能性也越大，这种改进可能是以牺牲成 品率为代价的。
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CMOS集成电路版图
每一层上的图形都有设计规则，说明一 条线的最小宽度以及在相邻多边形之间的 边至边的最小间距。
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3.4工艺设计规则
CMOS集成电路版图
版图设计中的基本概念
DRC：Design Rule Check设计规则检查 ERC：Electrical Rule Check电气规则检查 LVS：Layout versus Schematic版图与电路图对照
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3.3晶体管版图简介
CMOS集成电路版图
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CMOS集成电路版图
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3.3晶体管版图简介
CMOS集成电路版图
NMOS晶体管
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晶体管的长度和宽度
CMOS集成电路版图
CMOS集成电路版图
交叠规则（overlap rule）定义了一个多边形与另一个多边 形之间相交叠或相包裹的最小尺寸限制。 交叠规则用以确保电路的连接关系不因制造工艺的细微偏 差而遭破坏。
可能开路
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3.4.3 交叠规则
CMOS集成电路版图
可能无法制造或短路
CMOS集成电路版图
设计规则是指进行版图设计时必须遵守的一系列准则，包 括最小尺寸、线间距离以及其他几何量的数值，这些数值则 是根据工艺线的极限制定的。 设计规则体现了制造工艺的物理限制。 制定设计规则（进行DRC）是为了保证电路可被可靠制造。
宽度规则 间距规则 交叠规则
规则的定义形式
拓扑设计规则（绝对值） λ设计规则（相对值）
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掺杂硅区
CMOS集成电路版图
n+和p+区，也称为ndiff和pdiff。过去工艺采 用扩散技术，存在垂直边缘扩散问题，现代技 术是离子注入。
n+ = {nSelect掩模}∩(Active掩模}
w
a
= 一个有源区的最小宽度
s a n =有源区至nSelect间的最小间距
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常见工艺误差
CMOS集成电路版图
两层掩模未对准→相 邻工艺层短路或开路
灰尘→工艺层 有效宽度减少
横向扩散→沟道有 效长度缩短
表面凹凸不平→互连 线有效厚度减少
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违背设计规则带来的问题
CMOS集成电路版图
若两层掩模未对准会产生问题。如金属塞图形与n+区 未对准会导致n+有源区与p衬底之间发生短路
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工艺误差
CMOS集成电路版图
工艺误差 显影：光衍射导致边缘模糊化 刻蚀：横向刻蚀，使边缘加粗 注入：横向注入导致n＋/p+区沿水平方向有不期望的扩大
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物理极限
CMOS集成电路版图
物理极限
串扰：导线过细及间距过短，会使相邻导线发生电耦合 电迁移：铝条过细或间距过短，电迁移最用更明显
间距（space）：边到边的距离——版图设计人员 节距（pitch）：两条边中心线之间的距离——制造业人员
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3.4.2 间距规则
CMOS集成电路版图
由于违反多晶硅与接触孔之间的间距规则而造 成的短路现象。
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3.4.3 交叠规则
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3.3 晶体管版图简介
CMOS集成电路版图
晶体管的长度、宽度是两个最重要的参数（尺寸 参数）
长度：
版图角度，源极、漏极间的距离，通常比宽度小 性能角度：管子导通时，为了形成一个可测的电流，载流子所必须 移动的距离 制造角度：多晶能够可靠制造的最细线条的宽度
宽度：
电流流经的沟道的宽度
有关电迁移见书本 P90
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厂家提供设计规则
CMOS集成电路版图
设计者只能根据厂家提供的设 计规则进行版图设计。
严格遵守设计规则可以极大地避免由于 短路、断路造成的电路失效和容差以及寄 生效应引起的性能劣化。
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设计规则与性能和成品率之间的关系
CMOS集成电路版图
为了提高电路速度，总是希望晶体管的宽长比越 大越好。 但宽长比并不总是越大越好
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3.3.1 衬底连接
CMOS集成电路版图
反相器衬底连接的截面图
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3.3.1 衬底连接
CMOS集成电路版图
目前多数硅晶圆是P型的 衬底连接：N阱中N型；P衬上P型；
多边形的优势
圈起形状奇特的区域 易于绘制、增加、减少、拼接
多边形的缺点
不易修改 数据存储量大
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3.2.2线形
CMOS集成电路版图
由起点、终点、中间顶点及宽度值定义的一种 几何形状。
主要用于连接器件，传送信号 通常采用“曼哈顿”几何形状，即所有的转角都是90o