数字时钟系统设计报告

电子课程设计实验报告

设计题目：EDA与数字系统课程设计学号：

姓名：

专业：电气卓越班

指导老师：钟维年

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课程设计任务书

设计题目EDA与数字系统课程设计

主要内容了解各种PLD器件的基本结构，掌握MAX+Plus2的使用方法，用图形输入法和Verilog HDL完成规定的基本练习题，在此基础上完成一个

数字系统设计题的设计、仿真、下载（FPGA实现）。

应收集的资料1.《EDA与数字系统设计》李国丽朱维勇栾铭主编

2. 《数字电子技术基础》阎石主编

设计进度计划讲课： EDA简介

实验一：Max+Plus2使用练习，完成一个简单门电路的图形设计输入、编译、仿真、管脚分配、下载。

实验二：图形设计输入3-8译码器, 同步二十四进制计数器、同步六十进制计数器。设计输入、编译、仿真、管脚分配、下载。

实验三：完成实验二的Verilog HDL设计输入。

讲课：扫描显示电路原理，数码管驱动方式，对应于实验箱的扫描模块介绍。

实验四：例1-4-1设计一个电路，使八个数码管依次显示0、1、2、…A、B、…E、F。例1-4-2 设计一个电路，使两个数码管显示1~12的十二进制计数，两个数码管显示0~59的六十进制计数。

实验五布置一个数字多功能时钟设计题，讲解设计要求、原理框图、设计提示。

方案设计、设计调试、下载验证。（12学时）

设计考核验收，写课程设计报告。(4学时)，

主要参考文献1 李国丽，朱维勇. 电子技术实验指导书.合肥：中国科技大学出版社，2000

2 王金明编，杨吉斌. 数字系统设计与Verilog HDL.北京：电子工业出版社，2002

3 潘松，黄继业. EDA技术实用教程.北京：科学出版社，2002

指导教师

意见

按照设计进度计划要求完成每一步任务备注

1 总体功能设计························ - 1 -

2 子模块设计························· - 1 -

2.1 基本显示模块····················· - 1 -

2.1.1六十进制计数器················· - 1 -

2.1.2 二十四进制计数器················ - 2 -

2.1.3 级联显示···················· - 3 -

2.2 时钟校准调整功能··················· - 3 -

2.3 闹钟设定提醒功能··················· - 4 -

2.3.1 时间比较···················· - 4 -

2.3.3 十进制计数器············错误！未定义书签。

2.3.3 闹钟定时模块·················· - 4 -

2.3.4 蜂鸣器控制模块················· - 5 -

2.3.5闹钟模块组合·················· - 6 -

2.4 按键精简······················· - 6 -

2.4.1 模式选择控制·················· - 6 -

2.4.2 模式分配···················· - 7 -

2.4.3 按键精简···················· - 8 -

2.4.

3.1 调时按键················· - 8 -

2.4.

3.2 闹钟按键················· - 9 -

2.4.4 显示切换···················· - 9 -

2.5 整点报时·······················- 11 -

3 系统功能验证························- 11 -

4 结束语···························- 12 -

1 总体功能设计

本文设计的是具有时间校准、闹钟提醒功能的数字时钟，能实现正常时间的顺序显示、分钟、小时的校准调整、闹钟定时提醒功能。试验箱上面硬件采用的是FPGA 器件Cyclone Ⅱ系列的ER2C8Q208。设计的时候，显示分成时、分、秒部分六个数码管显示，加脉冲提供时钟运行动力，按键1进行模式选择，按键2提供手动脉冲进行位加，模式一为正常显示，模式二为时钟小时校准，模式三为时钟分钟校准，模式四为闹钟小时调整，模式五为闹钟分钟调整。所有模式均在RESET 置1的情况下工作，后四个模式下按按键2加位进行调整。

正常显示：由六十进制计数器构成秒钟、分钟，秒钟进位让分钟加一；二十四进制计数器构成时钟，分钟进位让时钟加一。

时间校准：模式二、三时分钟、时钟停止计时，按键2加位调整。

闹钟调整：模式四、五时显示闹钟定时，由按键2加位调整，时钟正常计时。达到时钟所定时间时，通过显示时钟与闹钟时钟的比较产生高电平，与脉冲相与后由十进制调整在20分钟内响十声进行提醒。

根据设计要求和系统功能，可画出系统的设计框图：

图1

2 子模块设计

2.1 基本显示模块

由上述设计，基本显示实现秒和分的六十进制进位以及时的二十四进制进位。这两个计数器设计如下：

2.1.1六十进制计数器 正常走时 脉冲 调时中断

手动

脉冲

闹钟定时 时间比较 蜂鸣器输出

图2

六十进制计数器采用74160与74161级联，从0000 0000开始计数，在输入端RESET为1时由外接脉冲计数，8位输出，计数达到0101 1001（59）时反馈清零，同时进位端CO输入高电平。时序图如下

图3

2.1.2 二十四进制计数器

24进制功能实现于六十进制计数相似，电路图、封装图、时序仿真如下：

图5 24进制计数器原理图