数字集成电路物理设计

数字集成电路物理设计
作者:陈春章艾霞王国雄
出版社:科学出版社出版日期:2008年1月
页数:285 装帧:
开本:16 版次:
商品编号:2022071 ISBN:703022031 定价:36元
丛书序
前言
第1章集成电路物理设计方法
1.1数字集成电路设计挑战
1.2数字集成电路设计流程
l.2.1展平式物理设计
1.2.2硅虚拟原型设计
1.2.3层次化物理设计
1.3数字集成电路设计收敛
1.3.1时序收敛
1.3.2功耗分析
1.3.3可制造性分析
1.4数字集成电路设计数据库
1.4.1数据库的作用与结构
1.4.2数据库的应用程序接口
1.4.3数据库与参数化设计
1.5总结
习题
参考文献
第2章物理设计建库与验证
2.1集成电路工艺与版图
2.1.1 CMOS集成电路制造工艺简介2.1.2 CMOS器件的寄生闩锁效应2.1.3版图设计基础
2.2设计规则检查
2.2.1版图设计规则
2.2.2 DRC的图形运算函数
2.2.3 DRC在数字IC中的检查
2.3电路规则检查
2.3.1电路提取与比较
2.3.2电气连接检查
2.3.3器件类型和数目及尺寸检查数字集成电路物理设计
2.3.4 LVS在数字IC中的检查2.4版图寄生参数提取与设计仿真2.4.1版图寄生参数提取
2.4.2版图设计仿真
2.5逻辑单元库的建立
2.5.1逻辑单元类别
2.5.2逻辑单元电路
2.5.3物理单元建库与数据文件2.5.4时序单元建库与数据文件2.5.5工艺过程中的天线效应
2.6总结
习题
参考文献
第3章布图规划和布局
3.1布图规划
3.1.1布图规划的内容和目标
3.1.2 I/0接口单元的放置与供电3.1.3布图规划方案与延迟预估3.1.4模块布放与布线通道
3.2电源规划
3.2.1电源网络设计
3.2.2数字与模拟混合供电
3.2.3时钟网络
3.2.4多电源供电
3.3布局
3.3.1展平式布局
3.3.2层次化布局
3.3.3布局目标预估
3.3.4标准单元布局优化算法
3.4扫描链重组
3.4.1扫描链定义
3.4.2扫描链重组
3.5物理设计网表文件
3.5.1设计交换格式文件
3.5.2其他物理设计文件
3.6总结
习题
参考文献
第4章时钟树综合
4.1时钟信号
4.1.1系统时钟与时钟信号的生成
4.1.2时钟信号的定义
4.1.3时钟信号延滞
4.1.4时钟信号抖动
4.1.5时钟信号偏差
4.2时钟树综合方法
4.2.1时钟树综合与标准设计约束文件4.2.2时钟树结构
4.2.3时钟树约束文件与综合
4.3时钟树设计策略
4.3.1时钟树综合策略
4.3.2时钟树案例
4.3.3异步时钟树设计
4.3.4锁存器时钟树
4.3.5门控时钟
4.4时钟树分析
4.4.1时钟树与时序分析
4.4.2时钟树与功耗分析
4.4.3时钟树与噪声分析
4.5总结
习题
参考文献
第5章布线
5.1全局布线
5.1.1全局布线目标
5.1.2全局布线规划
5.2详细布线
5.2.1详细布线目标
5.2.2详细布线与设计规则
5.2.3布线修正
5.3其他特殊布线
5.3.1电源网络布线
5.3.2时钟树布线
5.3.3总线布线
数字集成电路物理设计
5.3.4实验布线5.4布线算法
5.4.1通道布线和面积布线
5.4.2连续布线和多层次布线
5.4.3模块设计和模块布线
5.5总结
习题
参考文献
第6章静态时序分析
6.1延迟计算与布线参数提取
6.1.1延迟计算模型
6.1.2电阻参数提取
6.1.3电容参数提取
6.1.4电感参数提取
6.2寄生参数与延迟格式文件
6.2.1寄生参数格式sPF文件
6.2.2标准延迟格式SDF文件
6.2.3 sDF文件的应用
6.3静态时序分析
6.3.1时序约束文件
6.3.2时序路径与时序分析
6.3.3时序分析特例
6.3.4统计静态时序分析
6.4时序优化
6.4.1造成时序违例的因素
6.4.2时序违例的解决方案
6.4.3原地优化
6.5总结
习题
参考文献
第7章功耗分析
7.1静态功耗分析
7.1.1反偏二极管泄漏电流
7.1.2门栅感应漏极泄漏电流
7.1.3亚阈值泄漏电流
7.1.4栅泄漏电流
7.15静态功耗分析
第8章信号完整性分析
第9章低功耗设计技术与物理实施第10章芯片设计的终验证与签核附录
索引
数字专用集成电路的设计与验证
本书作者：杨宗凯，黄建，杜旭编著
第1章概述
1.1 引言
1.2 ASIC的概念
1.3 ASIC开发流程
1.4 中国集成电路发展现状
第2章Verilog HDL硬件描述语言简介
2.1 电子系统设计方法的演变过程
2.2 硬件描述语言综述
2.3 Verilog HDL的基础知识
2.4 Verilog HDL的设计模拟与仿真
第3章ASIC前端设计
3.1 引言
3.2 ASIC前端设计概念
3.3 ASIC前端设计的工程规范
3.4 设计思想
3.5 结构设计
3.6 同步电路
3.7 ASIC前端设计基于时钟的划分
3.8 同步时钟设计
3.9 ASIC异步时钟设计
4.10 小结第4章ASIC前端验证
4.1 ASIC前端证综述
4.2 前端验证的一般方法
4.3 testbench
4.4 参考模型
4.5 验证组件的整合与仿真
4.6 小结
第5章逻辑综合
5.1 综合的原理和思路
5.2 可综合的代码的编写规范
5.3 综合步骤
5.4 综合的若干问题及解决
……
第6章可测性技术
第7章后端验证
附录A 常用术语表
附录B Verilog语法和词汇惯用法附录C Verilog HDL关键字
附录D Verilog 不支持的语言结构参考文献
yoyobao编号：book194094
作者：杨宗凯，黄建，杜旭编著（点击查看该作者所编图书）出版社：电子工业出版社（点击查看该出版社图书）
出版日期：2004-10-1
ISBN：7121003783
装帧开本：胶版纸/0开/ 0页/480000字
版次：1
原价：￥28
VLSI设计方法与项目实施
点击看大图市场价：￥43.00 会员价：￥36.55
【作者】邹雪城;雷鑑铭;邹志革;刘政林[同作者作品]
【丛书名】普通高等教育“十一五”规划教材
【出版社】科学出版社
【书号】9787030194510
【开本】16开
【页码】487
【出版日期】2007年8月
【版次】1-1
【内容简介】
本书以系统级芯片LCD控制器为例，以数模混合VLSI电路设计流程为线索，系统地分析了VLSI系统设计方法，介绍了其设计平台及流行EDA软件。

全书包含四大部分共18章，体现了VLSI项目的设计流程。

第一部分（第1，2章）为绪论。

第1章介绍了集成电路设计项目管理的基础知识；第2章简要介绍了VLSI项目的设计流程，并对LCD控制器项目进行了整体介绍。

第二部分（第3～10章）为数字集成电路设计。

按照数字集成电路的设计流程依次介绍了Verilog HDL设计、FPGA设计与原型验证、低功耗设计、综合、可测性设计、半定制版图的设计与验证、后仿真。

第三部分（第11～15章）为模拟集成电路设计。

第ll～14章由浅入深地介绍了运算放大器、基准源、锁相环频率合成器的设计和仿真方法；第15章以锁相环为例，介绍了全定制版图的设计方法。

第四部分（第16～18章）为数模混合集成电路设计，包括数模混合信号集成电路的设计方法、仿真技术和版图设计。

本书适于作为高等院校电子信息类专业的本科生教材，也适于相关专业科研人员和研究生阅读。

【目录信息】
第一部分绪论第1章集成电路设计项目管理
1.1 项目管理基础
1.2 项目计划与跟踪
1.3 项目风险管理
1.4 项目团队
1.5 集成电路设计项目文档工作
1.6 项目管理的工具软件
1.7 小结
第2章ASIC设计工程
2.1 ASIC项目立项
2.2 总体结构设计
2.3 子模块的功能定义
2.4 子模块的设计和仿真
2.5 总体仿真、综合和测试向量生成
2.6 FPGA原型验证
2.7 版图和后端阶段
2.8 ASICSign-一Off
2.9 ASIC测试
2.10 ASIC设计数据归档
2.11 小结
第二部分数字集成电路设计
第3章数字集成电路设计概述
3.1 数字集成电路设计流程
3.2 规格定义
3.3 系统构架的基本原则
3.4 小结
第4章数字电路的Verilog HDL设计
4.1 Verilog HDL基础
4.2 Verilog HDL程序设计
4.3 Verilog HDL编码规范
4.4 Verilog HDL设计仿真
4.5 小结
第5章FPGA设计与原型验证
5.1 FPGA的基本概念
5.2 FPGA验证方案的设计
5.3 FPGA设计验证流程
5.4 小结
第6章数字集成电路的低功耗设计
6.1 功耗的计算与分析
6.2 低功耗设计策略
6.3 低功耗设计实例
6.4 小结
第7章综合
7.1 综合的基本概念
7.2 设定综合约束
7.3 设计优化
7.4 分析、解决设计问题
7.5 综合中的测试问题
7.6 综合与布局后优化
7.7 综合实例
7.8 静态时序分析
7.9 物理综合
7.10 小结
第8章数字集成电路的可测性设计
8.1 DFT的基本概念
8.2 扫描设计技术
8.3 TetraMAX ATPG
8.4 存储器测试技术
8.5 小结
第9章数字半定制版图的设计与验证
9.1 版图设计的基本理论
9.2 基于Astro的版图自动布局布线
9.3 基于Calibre的物理验证
9.4 版图设计与验证举例
9.5 小结
第10章后仿真
10.1 路径延迟建模
10.2 时序检测
10.3 延迟反标注后的仿真
10.4 小结
第三部分模拟集成电路设计
第11章模拟电路设计概述
11.1 “数字时代”下的模拟电路
11.2 模拟集成电路设计流程
11.3 模拟集成电路的Hspice仿真
11.4 小结
第12章基本运算放大器的设计
12.1 运算放大器的基本特点及电路构成
12.2 运算放大器的设计指标
12.3 运算放大器的稳定性和频率补偿
12.4 二级运算放大器的设计过程
12.5 仿真及结果
12.6 性能提高途径
12.7 小结
第13章基准源的设计
13.1 基准源的设计指标
13.2 基准源的电路设计过程
13.3 基准源的仿真及验证
13.4 小结
第14章锁相环频率合成器的设计
14.1 频率合成器的设计指标
14.2 频率合成器系统参数的确定
14.3 建模与仿真
14.4 锁相环频率合成器模块电路晶体管级设计与仿真
14.5 小结
第15章全定制版图的设计、验证及后仿真
15.1 模拟集成电路版图设计概述
15.2 模拟集成电路版图设计规则
15.3 设计及验证平台的建立
15.4 全定制版图设计技巧
15.5 锁相环模块版图设计及验证实例
15.6 频率合成器模块的后仿真
15.7 小结
第四部分数模混合集成电路设计
第16章混合信号集成电路设计概述
16.1 混合信号集成电路设计的概念
16.2 混合信号集成电路设计流程
16.3 混合信号集成电路设计的关键技术
16.4 小结
第17章混合信号集成电路仿真
17.1 混合信号集成电路仿真的意义
17.2 混合信号验证平台介绍
17.3 Nanosim一VCS的仿真流程
17.4 小结
第18章混合信号电路的版图设计
18.1 混合信号电路的设计规划
18.2 混合信号电路的电源规划
18.3 设计实例
18.4 小结
参考文献
专用集成电路设计实用教程
作者虞希清
ISBN号7308051137
出版浙江大学 / 2007-01-01开本装帧平装 / 0 / 281页 / 0字定价¥38.00网上售价 (2家书店) "专用集成电路设计实用教程"的图书目录……
第一章集成电路设计概念
1.1摩尔定律
1.2集成电路系统的组成
1.3集成电路的设计流程
第二章数字电路的高级设计和逻辑综合2.1RTL硬件描述语言设计2.2逻辑综合（LogicSynthesis）
第三章系统的层次化设计和模块划分
3.1设计组成及DC-Tcl
3.2层次（Hierarchy）结构和模块划分（Partition）及修改
第四章电路的设计目标和约束
4.1设计的时序约束
4.2复杂时序约束
4.3面积约束
第五章综合库和静态时序分析
5.1综合库和设计规则
5.2静态时序分析
第六章电路优化和优化策略
6.1电路优化
6.2优化策略
6.3网表的生成格式及后处理
第七章物理综合
7.1逻辑综合（LogicSynthesis）遇到的问题
7.2物理综合（PhysicalSynthesis）的基本流程
7.3逻辑综合的拓扑技术（TopographicalTechnology）第八章可测试性设计
8.1生产测试简介
8.2可测试设计
8.3测试协议（Dalgorithm）
8.4测试的设计规则
8.5门级网表可测试问题的自动修正8.6扫描链的插入
8.7可测试设计的输出和流程
8.8自适应性扫描压缩技术
第九章低功耗设计和分析
9.1工艺库的功耗模型
9.2功耗的分析
9.3低功耗电路的设计和优化
附录
《VLSI 设计》
第1章VLSI概述
1.1 发展概貌
1.2 主要设计方法——自顶向下方法1.3 VLSI设计流程中的重点问题1.3.1 高层综合
1.3.2 逻辑综合
1.3.3 物理综合1.4 工具的支持
思考题
第2章硬件描述语言Verilog 2.1 Verilog语言的一般结构2.1.1 模块
2.1.2 数据流描述方式
2.1.3 行为描述方式
2.1.4 结构化描述方式
2.1.5 混合描述方式
2.2 Verilog语言要素
2.2.1 标识符、注释和语言书写的格式2.2.2 系统任务和函数
2.2.3 编译指令
2.2.4 值集合
2.2.5 数据类型
2.2.6 位选择和部分选择
2.2.7 参数
2.3 表达式与操作符
2.3.1 算术操作符
2.3.2 关系操作符
2.3.3 相等关系操作符
2.3.4 逻辑操作符
2.3.5 按位操作符
2.3.6 归约操作符
2.3.7 移位操作符
2.3.8 条件操作符
2.3.9 连接操作符
2.3.10 复制操作符
2.4 结构描述方式
2.4.1 常用的内置基本门
2.4.2 门时延问题
2.4.3 门实例数组
2.4.4 模块和端口
2.4.5 模块实例语句
2.4.6 模块使用举例
2.5 数据流描述方式
2.5.1 连续赋值语句
2.5.2 举例
2.5.3 连线说明赋值
2.5.4 时延
2.5.5 连线时延
2.5.6 举例
2.6 行为描述方式
2.6.1 过程结构
2.6.2 时序控制
2.6.3 语句块
2.6.4 过程性赋值
2.6.5 if语句
2.6.6 case语句
2.6.7 循环语句
2.7 设计共享2.7.1 任务
2.7.2 函数
2.7.3 系统任务和系统函数
2.8 HDL仿真软件简介
思考题
第3章硬件描述语言VHDL
3.1 VHDL语言的基本结构
3.2 VHDL的设计实体
3.2.1 实体说明
3.2.2 结构体
3.3 VHDL中的对象和数据类型
3.3.1 数的类型和它的字面值
3.3.2 数据类型
3.3.3 对象的说明
3.3.4 VHDL中数的运算
3.4 行为描述
3.4.1 对象的赋值
3.4.2 并发进程
3.4.3 并行信号赋值语句
3.4.4 进程语句
3.4.5 顺序赋值语句
3.4.6 顺序控制
3.4.7 断言语句
3.4.8 子程序
3.5 结构描述
3.5.1 元件和例元
3.5.2 规则结构
3.5.3 参数化设计
3.5.4 结构与行为混合描述
3.6 设计共享
3.6.1 程序包
3.6.2 库
3.6.3 元件配置
思考题
第4章可编程逻辑器件
4.1 引言
4.2 GA概述
4.3 PLD概述
4.3.1 PLD的基本结构
4.3.2 PLD的分类
4.3.3 PROM阵列结构
4.3.4 PLA阵列结构
4.3.5 PAL(GAL)阵列结构
4.3.6 FPGA(Field Programmable Gate
Array)
4.3.7 PLD的开发
4.4 FPGA的开发实例
4.4.1 Quartus II的启动
4.4.2 建立新设计项目
4.4.3 建立新的Verilog HDL文件
4.4.4 建立新的原理图文件
4.4.5 设置时间约束条件
4.4.6 引脚绑定
4.4.7 编译
4.4.8 仿真
4.4.9 器件编程
思考题
第5章逻辑综合
5.1 引言
5.2 组合逻辑综合介绍
5.3 二元决定图（Binary-Decision Diagrams）
5.3.1 ROBDD的原理
5.3.2 ROBDD的应用
5.4 Verilog HDL与逻辑综合
5.4.1 assign结构
5.4.2 if-else表达式结构
5.4.3 case表达式结构
5.4.4 for循环结构
5.4.5 always表达式
5.4.6 function表达式结构
5.5 逻辑综合的流程
5.5.1 RTL描述
5.5.2 翻译
5.5.3 逻辑优化
5.5.4 工艺映射和优化
5.5.5 工艺库
5.5.6 设计约束条件
5.5.7 最优化的门级描述
5.6 门级网表的验证
5.6.1 功能验证
5.6.2 时序验证
5.7 逻辑综合对电路设计的影响
5.7.1 Verilog编程风格
5.7.2 设计分割
5.7.3 设计约束条件的设定
5.8 时序电路综合举例
5.9 Synopsys逻辑综合工具简介5.9.1 实例电路——m序列产生器
5.9.2 利用Synopsys的Design Compiler进行综合的基本过程
思考题
第6章自动布局、布线
6.1 自动布局、布线的一般方法和流程6.1.1 数据准备和输入
6.1.2 布局规划、预布线、布局
6.1.3 时钟树综合
6.1.4 布线
6.1.5 设计规则检查和一致性检查
6.1.6 输出结果
6.1.7 其他考虑
6.2 自动布局、布线软件介绍
6.2.1 Apollo一般情况介绍
6.2.2 Apollo库的文件结构
6.2.3 逻辑单元库——TSMC 0.25mm CMOS库
6.3 自动布局、布线的处理实例
6.3.1 电路实例
6.3.2 数据准备和导入
6.3.3 数据导入步骤
6.3.4 布图
6.3.5 预布线
6.3.6 单元布局
6.3.7 布线
6.3.8 数据输出
6.3.9 自动布局、布线的优化
思考题
第7章SoC技术简介
7.1 SoC的基本概念
7.1.1 SoC的特征和条件
7.1.2 SoC的设计方法学问题
7.2 基于平台的SoC设计方法
7.2.1 一般方法
7.2.2 设计分工
7.3 ARM PrimeXsys平台SoC设计方法7.3.1 简介
7.3.2 标准的SoC平台
7.3.3 支持工具和验证方法
7.3.4 操作系统端口
7.3.5 ARM的扩展IP
7.3.6 第三方伙伴计划
7.4 待解决的几个研究方向
思考题主要参考文献。