数字集成电路设计课件
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《数字集成电路》课件
1 滤波
去除噪声、增强信号的关键技术。
2 变换
将信号在时域与频域之间转换的方法。
3 压缩
减少数据量，方便存储和传输。
数字信号处理中的滤波器设计
FIR滤波器
时域响应仅有有限个点，稳定性好。
IIR滤波器
时域响应呈指数衰减，延时较小。
模拟/数字混合信号集成电路
1
基础理论
混合信号电路设计所需的模拟电路与数字电路基础知识。
时序逻辑电路
触发器与锁存器
用于存储时钟信号冲突消除和数 据暂存。
计数器
移位寄存器
用于计算和记录触发事件的数量。
用于数据移位操作，实现数据的 串行传输。
数字信号处理技术
数字信号处理（DSP）是用数字计算机或数字信号处理器对原始信号进行处理、分析和存储的一 种技术。它在通信、音频处理和图像处理等领域具有广泛应用。
《数字集成电路》PPT课 件
数字集成电路PPT课件大纲： 1. 什么是数字集成电路 2. 数字集成电路的分类和结构
数字电路设计的流程
1
需求分析
确定数字电路的功能与性能要求，并定义输入输出及约束条件。
2
电路设计
利用逻辑门、触发器等基本组件进行数字电路设计。
3
电路仿真
使用仿真软件验证数字电路中的电气特性和功能。
2 低功耗设计
3 增强型通信
减少功耗，延长电池寿命。
提升通信性能和速度。
2
模拟数字转换
模拟和数字信号之间的转换方法和技术。
3
功耗与噪声
如何平衡功耗Βιβλιοθήκη 噪声性能。电路模拟与仿真SPICE仿真
使用电路仿真软件模拟电路 的工作状态。
参数提取与建模
11=数字集成电路设计流程PPT课件
这样一个过程通常被称为自顶向下的设计方法， 或者是分层设计法。
Zhao junxia
11
设计输入
数字集成电路设计
设计输入是指编写一个基于语言的描述文 件，并以电子格式存入计算机中。
在现代设计中，它是通过用Verilog HDL这 样的硬件描述语言来进行描述的。
与诸如自底向上的人工输入等其他方式相 比较，编写一个大型电路的HDL行为描述 文件并实现门级电路综合所花费的时间要 少得多。
由基本门组成各个组合与时序逻 辑单元
由逻辑单元组成各个独立的功能 模块
由各个功能模块连成完整系统
进行系统的测试与性能分析 5
数字集成电路设计
BOTTOM-UP
自底向上的设计方法是从传统的手工设计发展而 来的。在进行手工电路设计时，一个硬件系统的 实现过程是从选择具体的元器件开始的。
这种设计过程的优点是符合硬件设计工程师的传 统习惯，缺点是在进行底层设计时，缺乏对整个 系统总体性能的把握。如果在整个系统完成后发 现性能还需改进，则修改起来就比较困难。
Zhao junxia
7
TOP-DOWN
数字集成电设计
Zhao junxia
8
设计规范 1
设计划分 2
设计输入
3
HDL行为建模
仿真与功能验证 4
设计整合
5
与验证
预综合结束 6
门级综合与
7
工艺映射
Zhao junxia
数字集成电路设计
后综合
8
设计确认
后综合
9
定时验证
测试生成
10
与故障模拟
布局与布线
随着系统规模与复杂度的提高，这种设计方法的 缺点就越来越突出，因而逐渐被自顶向下的设计 方法所取代。
Zhao junxia
11
设计输入
数字集成电路设计
设计输入是指编写一个基于语言的描述文 件，并以电子格式存入计算机中。
在现代设计中，它是通过用Verilog HDL这 样的硬件描述语言来进行描述的。
与诸如自底向上的人工输入等其他方式相 比较，编写一个大型电路的HDL行为描述 文件并实现门级电路综合所花费的时间要 少得多。
由基本门组成各个组合与时序逻 辑单元
由逻辑单元组成各个独立的功能 模块
由各个功能模块连成完整系统
进行系统的测试与性能分析 5
数字集成电路设计
BOTTOM-UP
自底向上的设计方法是从传统的手工设计发展而 来的。在进行手工电路设计时，一个硬件系统的 实现过程是从选择具体的元器件开始的。
这种设计过程的优点是符合硬件设计工程师的传 统习惯，缺点是在进行底层设计时，缺乏对整个 系统总体性能的把握。如果在整个系统完成后发 现性能还需改进，则修改起来就比较困难。
Zhao junxia
7
TOP-DOWN
数字集成电设计
Zhao junxia
8
设计规范 1
设计划分 2
设计输入
3
HDL行为建模
仿真与功能验证 4
设计整合
5
与验证
预综合结束 6
门级综合与
7
工艺映射
Zhao junxia
数字集成电路设计
后综合
8
设计确认
后综合
9
定时验证
测试生成
10
与故障模拟
布局与布线
随着系统规模与复杂度的提高，这种设计方法的 缺点就越来越突出，因而逐渐被自顶向下的设计 方法所取代。
《数字集成电路设计》PPT课件
② x和z值 在数字电路中，x代表不定值，z代表高阻值。 例如： 8’b1001xxxx 表示位宽8的二进制数第四位为不定值。
ⅱ. Parameter常数
在Verilog中，用parameter定义一个标识符代表一个常量，称为符 号常量。采用标识符代表一个常量可提高程序的可读性和可维护 性。其定义结构如下：
Verilog HDL程序模块包括模块名、输入输出端口说明、 内部信号说明、逻辑功能定义等几部分。
程序模板如下：
module <模块名>(<输入、输出模块列表>); /*端口描述*/ input <输入端口列表>; output <输出端口列表>;
/*内部信号说明*/ wire //nets型变量 reg //register变量 integer //常数
位运算是对两个操作数相应位进行运算操作数的位数是不变的而缩减运算时针对单个操作数先将操作数的第一位于第二位进行运算再将结果与第三位进行运算以此类推直到最后一位其结果是一个一位二进制数
数字集成电路设计
FPGA结构与设计流程
FPGA是英文Field Programmable Gate Array的缩写，即现场可编程门阵 列，是在PAL、GAL、EPLD等可编程器件的基础上进一步发展的产物。 它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，即 解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。
wire[n:1] 变量名1，变量名2，……，变量名n；
ⅱ. register型变量
register型变量对应于具有状态保持作用的电路元件，如触发器，锁 存器等。它只有明确地赋值后才能对其他变量赋值，重新赋值前一 直保持原值。在设计中，此类变量必须放在块语句(always语句)中， 通过过程语句赋值。同一个register型变量只能在一个块语句中重复 赋值，而不能同时在多个块语句中重复赋值使用。register型变量包 括reg型和integer型。
大规模集成电路 第4章 数字集成电路设计基础3PPT课件
VN 1
GND
4
4.3 全互补CMOS集成门电路
4. 与非门的RC模型及tr、 tf计算
与非门的RC模型如图所示。 图中RP1、 RP2分别 为PMOS管导通时的等效电阻， RN1、 RN2分别代表
NMOS管导通时的等效电阻， S1、 S2分别代表两个 PMOS管的通断开关。 两个NMOS管串联， 只要其中
9
5. 与非门的版图设计 B、并联M O S F E T 如图所示，如果两个晶体管的源、漏极 分别连接在一起，那么它们就是并联的。 并联器件版图的一种实现方法是：像电 路图那样将晶体管并列起来。图中的虚
线框表示单位晶体管，额外的n型扩散区
用来连接晶体管的上端和下端。金属线 从晶体管两端引出连接。
显然，并联M O S F E T比串联M O S F E T占用的面积要大。因为只要不是太长， 连线的长度对电气性能的影响并不大， 所以可以重新设计版图来节约芯片面积。
7
根据这个RC模型， 从最坏情况考虑(只有一个P管
导通)， 可得与非门输出信号的上升时间和下降时间分
tf=2.2(RN1+RN2)CL≈2.2×2RN1CL
tr=2.2RP1CL=2.2RP2CL
由此可见：
(2) 如果要求上升时间tr与下降时间一样大， 则
2RN1=RP1， 那么根据式
RN
p
W L
端点分别标为x和y，这样一端流入的
电流与另一端流出的是一样的。 3个串联M O S F E T的版图，图
中的虚线框表示单个晶体管。因为n
M O S F E T的源漏都是n型扩散区，
所以只要将两个晶体管的源、漏极接 到一起就实现了电气的连接。相接的
两块n型扩散区合并成一个。因此串
数字集成电路 数字集成电路设计流程和设计方法PPT课件
pmos p2 (i2, il, b); pmos p3 (i3, i2, c); pmosp4 (il, vdd, b); pmos p5 (i2, il, c); pmos p6 (i3, i2, a); pmos p7 (co, vdd, i3); end module
第16页/共58页
第17页/共58页
pmos p4 (i4, vdd, b); pmos p5 (i4, vdd, a); pmos p6 (co, vdd, en); pmos n6 (co, vss, en); end module
第18页/共58页
2.2 设计描述
• 四、物理描述
•
电路的物理描述是用来定义在硅表面的物理实现，并由物理实现
数字集成电路设计总体上可分为
1.电路设计（前端设计）
电路设计是指根据对ASIC的要求或规范，从电路系统的行为描述开 始，直到设计出相应的电路图，对于数字系统来说就是设计出它的 逻辑图或逻辑网表
2.版图设计（后端设计）
版图设计就是根据逻辑网表进一步设计集成电路的物理版图，也就 是制造工艺所需的掩膜版的版图。
Verilog-HDL 描述进位算法描述
module carry (co,a,b,c); output co; input a,b,c;
wire #10 co=(a&b)|(a&c)|(b&c) end module
第11页/共58页
2.2 设计描述
• 三、结构描述
•
结构描述规定了电路系统的结构，规定了元件之间的连接关系，
第4页/共58页
2.1 设计流程
• 二、Top-Down设计
•
从电路行为到逻辑结构的转换是由逻辑综合这一步骤自动进行的。逻辑综合
《数字集成电路设计》课件
加法器和减法器
深入研究加法器和减法器的原理，了解如何进行数字的加法和减法运算。
贝叶斯定理在电路设计中的应 用
介绍贝叶斯定理在电路设计中的应用场景，讲解如何利用先验知识和观测结 果进行后验概率的计算。
层级与模块化设计
层级设计
了解层级设计的原理和方法，掌握如何将复杂的电 路分解为多个模块进行设计和测试。
仿真实例
通过案例分析和实际仿真实例，加深对 电路仿真工具和流程的理解和应用。
计算机辅助设计方法与工具介 绍
介绍计算机辅助设计的基本原理和方法，以及常用的电路设计工具，包括EDA 软件和硬件描述语言。
引言
数字集成电路设计是现代信息技术的关键领域，本课程将深入探讨数字电路 设计的理论和实践，为学生打下坚实的基础。
逻辑门与布尔代数
了解常用逻辑门的工作原理，掌握布尔代数的基本概念和运算规则，为后续的电路设计奠定基础。
时序逻辑电路设计基础
1
触发器和计数器
2
深入研究各种触发器和计数器的原理和
应用，掌握时序逻辑电路的设计技巧。
《数字集成电路设计》PPT课件
数字集成电路设计PPT课件大纲： 1. 引言 2. 逻辑门与布尔代数 3. 时序逻辑电路设计基础 4. 组合逻辑电路设计 5. 贝叶斯定理在电路设计中的应用 6. 层级与模块化设计 7. 电路仿真工具与流程 8. 计算机辅助设计方法与工具介绍 9. 电路优化与验证 10. 技术与制造工艺介绍 11. 功耗优化与电源管理 12. 嵌入式系统设计基础 13. CPU架构设计基础 14. SOC（系统片上集成电路）设计基础 15. 集成电路测试方法与介绍
模块化设计
学习模块化设计的思想和技术，掌握如何将多个模 块进行组合，实现复杂功能的集成电路设计。
深入研究加法器和减法器的原理，了解如何进行数字的加法和减法运算。
贝叶斯定理在电路设计中的应 用
介绍贝叶斯定理在电路设计中的应用场景，讲解如何利用先验知识和观测结 果进行后验概率的计算。
层级与模块化设计
层级设计
了解层级设计的原理和方法，掌握如何将复杂的电 路分解为多个模块进行设计和测试。
仿真实例
通过案例分析和实际仿真实例，加深对 电路仿真工具和流程的理解和应用。
计算机辅助设计方法与工具介 绍
介绍计算机辅助设计的基本原理和方法，以及常用的电路设计工具，包括EDA 软件和硬件描述语言。
引言
数字集成电路设计是现代信息技术的关键领域，本课程将深入探讨数字电路 设计的理论和实践，为学生打下坚实的基础。
逻辑门与布尔代数
了解常用逻辑门的工作原理，掌握布尔代数的基本概念和运算规则，为后续的电路设计奠定基础。
时序逻辑电路设计基础
1
触发器和计数器
2
深入研究各种触发器和计数器的原理和
应用，掌握时序逻辑电路的设计技巧。
《数字集成电路设计》PPT课件
数字集成电路设计PPT课件大纲： 1. 引言 2. 逻辑门与布尔代数 3. 时序逻辑电路设计基础 4. 组合逻辑电路设计 5. 贝叶斯定理在电路设计中的应用 6. 层级与模块化设计 7. 电路仿真工具与流程 8. 计算机辅助设计方法与工具介绍 9. 电路优化与验证 10. 技术与制造工艺介绍 11. 功耗优化与电源管理 12. 嵌入式系统设计基础 13. CPU架构设计基础 14. SOC（系统片上集成电路）设计基础 15. 集成电路测试方法与介绍
模块化设计
学习模块化设计的思想和技术，掌握如何将多个模 块进行组合，实现复杂功能的集成电路设计。
数字集成电路设计 CHAPTER3PPT课件
(b) First-order diodemodel
一阶二极管模型
© Digital Integrated Circuits2nd
Devices
3.2.3 Dynamic performance 动态特性---最快工作速度
中性区、结区的电荷移动速度 Junction Capacitance 结电容
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前言
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Devices
3.1 目标
Present intuitive understanding of device operation 理解器件的功能和机理
Devices
Models for Manual Analysis 手工分析模型
结果精确，但非线性
+ VD
–
ID=IS(eVD/T –1)
IS：二极管饱和电流
+ VD
假设导通的二极管具 – 有一固定压降VDon
ID 固定电压源
+ –
VDon ≈0.7V
(a) Ideal diodemodel
理想二极管方程
Future trends 发展方向
© Digital Integrated Circuits2nd
Devices
3.2 The Diode 二极管
B
Al
A
SiO2 每个MOS中均含有数个反偏
的二极管
p
形成与电压相关的电容结
构
n
Cross-section of pn-junction in an IC process IC工艺过程中PN节剖面结构
数字集成电路设计流程ppt课件
半定制设计方法又分成基于规范单 元的设计方法和基于门阵列的设计方法。
基于规范单元的设计方法是：将预 先设计好的称为规范单元的逻辑单元， 如与门，或门，多路开关，触发器等， 按照某种特定的规那么陈列，与预先设 计好的大型单元一同组成ASIC。基于规 范单元的ASIC又称为CBIC(Cell based IC)。
组合逻辑电路 数字电路 时序逻辑电路
按功能分类 模拟电路 线性电路 非线性电路
数模混合电路
集成电路的设计过程：
设计创意
功能要求
+
行为设计〔VHDL〕
ቤተ መጻሕፍቲ ባይዱ
仿真验证
否 行为仿真
是
综合、优化——网表
否 时序仿真
是 规划布线——幅员
后仿真
是
否
—设计业—
Sing off 集成电路芯片设计过程框架
设计的根本过程 〔举例〕 功能设计 逻辑和电路设计 设计验证 幅员设计 集成电路设计的最终输出是掩膜幅员，经过制版
系统级算法级寄存器传输级也称rtl逻辑级与电路级5354系统级行为性能描述cpu存储器控制器芯片电路板子系统算法级算法硬件模块数据结构部件间的物理连接rtl状态表alu寄存mux微存储器芯片宏单逻辑级布尔方程门触发器单元布图电路级微分方程晶体管电阻电容管子布图层次行为域结构域物理域55分类内容语言描述verilog语言等功能描述与逻辑描述功能设计功能图逻辑设计逻辑图电路设计电路图版图设计符号式版图版图举例
数字集成电路 设计流程
一、集成电路设计引见
什么是集成电路？(相对分立器件组成的电 路而言)
把组成电路的元件、器件以及相互间的连 线放在单个芯片上，整个电路就在这个芯片 上，把这个芯片放到管壳中进展封装，电路 与外部的衔接靠引脚完成。
基于规范单元的设计方法是：将预 先设计好的称为规范单元的逻辑单元， 如与门，或门，多路开关，触发器等， 按照某种特定的规那么陈列，与预先设 计好的大型单元一同组成ASIC。基于规 范单元的ASIC又称为CBIC(Cell based IC)。
组合逻辑电路 数字电路 时序逻辑电路
按功能分类 模拟电路 线性电路 非线性电路
数模混合电路
集成电路的设计过程：
设计创意
功能要求
+
行为设计〔VHDL〕
ቤተ መጻሕፍቲ ባይዱ
仿真验证
否 行为仿真
是
综合、优化——网表
否 时序仿真
是 规划布线——幅员
后仿真
是
否
—设计业—
Sing off 集成电路芯片设计过程框架
设计的根本过程 〔举例〕 功能设计 逻辑和电路设计 设计验证 幅员设计 集成电路设计的最终输出是掩膜幅员，经过制版
系统级算法级寄存器传输级也称rtl逻辑级与电路级5354系统级行为性能描述cpu存储器控制器芯片电路板子系统算法级算法硬件模块数据结构部件间的物理连接rtl状态表alu寄存mux微存储器芯片宏单逻辑级布尔方程门触发器单元布图电路级微分方程晶体管电阻电容管子布图层次行为域结构域物理域55分类内容语言描述verilog语言等功能描述与逻辑描述功能设计功能图逻辑设计逻辑图电路设计电路图版图设计符号式版图版图举例
数字集成电路 设计流程
一、集成电路设计引见
什么是集成电路？(相对分立器件组成的电 路而言)
把组成电路的元件、器件以及相互间的连 线放在单个芯片上，整个电路就在这个芯片 上，把这个芯片放到管壳中进展封装，电路 与外部的衔接靠引脚完成。
数字集成电路设计版图设计PPT课件
23
23
6.2 设计规则
最小宽度与最小间距(1)
多晶线最小宽度
多晶线最小间距
24
24
6.2 设计规则
最小宽度与最小间距(2)Sme PotentialWell Active
0 or 6 10
3
Select
3 2
Different Potential
9
2
Polysilicon
2
Metal1
3
Contact
Metal1
nWell
pSelect
pWell
nSelect
有些工艺层的尺寸可以从其它层中运算得到。如nSelect减去poly即得n+， pSelect减去poly即得p+，故无需n+、p+7版
7
6.1 版图设计入门
N 阱 双 层 金 属 化 C M O S 工 艺 版 次
8
CMOS掩模版次
8
6.1 版图设计入门
0.25umCMOS掩模版次
9
9
6.1 版图设计入门
2个nFET串联
两个串联的nFET（有1个n+区被共享）
10
10
6.1 版图设计入门
3个nFET串联
三个串联的nFET（有2个n+区被共享）
技巧：能共用的区域一定要共用，共用n+或p+区优先于共用栅区
11
11
6.1 版图设计入门
两个并联的nFET
Polysilicon Aluminum
22
22
由于工艺不可避免地存在误差，所以设计者必须为之留出余量，设计规则即是这种余量的反映
6.2 设计规则
数字集成电路课件
Introduction
EE141 Integrated Circuits2nd © Digital
介绍大纲
什么是IC
将来会如何发
展？
EE141 Integrated © Digital
Circuits2nd
Introduction
7
第一台自动计算机
Babbage DifferenceEngine I （1832） 25,000个机械部件 总成本 17,470
Circuits2nd
Courtesy, Intel
Introduction
30
功率密度
10000 功率密度(W/cm2) 1000
Rocket Nozzle Nhomakorabea100
Nuclear Reactor
8086 10 4004 Hot Plate P6 8008 8085 Pentium® proc 386 286 486 8080 1 1970 1980 1990 2000 2010 年
Introduction
19
2007年英特尔推出45nm正式量 产工艺，45nm技术是全新的技 术，可以让摩尔定律至少再服 役10年。
EE141 Integrated © Digital
Circuits2nd
Introduction
20
集成电路的应用领域
军事国防 工业控制
工控设备 智能仪表 汽车电子 网络设备 电子商务 集成电路
8086
Source: Intel
1 Billion Transistors
Pentium® III Pentium® II Pentium® Pro Pentium®
i486 i386 80286
EE141 Integrated Circuits2nd © Digital
介绍大纲
什么是IC
将来会如何发
展？
EE141 Integrated © Digital
Circuits2nd
Introduction
7
第一台自动计算机
Babbage DifferenceEngine I （1832） 25,000个机械部件 总成本 17,470
Circuits2nd
Courtesy, Intel
Introduction
30
功率密度
10000 功率密度(W/cm2) 1000
Rocket Nozzle Nhomakorabea100
Nuclear Reactor
8086 10 4004 Hot Plate P6 8008 8085 Pentium® proc 386 286 486 8080 1 1970 1980 1990 2000 2010 年
Introduction
19
2007年英特尔推出45nm正式量 产工艺，45nm技术是全新的技 术，可以让摩尔定律至少再服 役10年。
EE141 Integrated © Digital
Circuits2nd
Introduction
20
集成电路的应用领域
军事国防 工业控制
工控设备 智能仪表 汽车电子 网络设备 电子商务 集成电路
8086
Source: Intel
1 Billion Transistors
Pentium® III Pentium® II Pentium® Pro Pentium®
i486 i386 80286
相关主题
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5.4.1. 计算电容值
非线性导致计算复杂 — 假设所有的电容一起集总成一个单 个的电容CL，位于Vout和GND之间
P141- Fig 5.13 Vin理想电压源驱动，连至输出节点的电容CL
栅漏电容Cgd12
扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3 和Cg4
© Digital Integrated Circuits2nd
本征电容：由扩散电容和覆盖电容组成
外部负载电容：由导线和所连接的门组成
Inverter
© Digital Integrated Circuits2nd
CMOS Inverters
VDD
PMOS 9l/2l
5+5+9=19 λ (PD) 5×9 λ2=45λ2（AD）
0.25 mm =2l Out Metal1 In
Inverter
• 栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，
Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用(处于栅-体
或栅-源之间)。 集总电容模型要求用接地电容来代替浮空的栅漏电容，通过
密勒效应实现：一个在其两端经历大小相同但相位相反的电压
摆幅的电容可以用一个两倍于该电容值的接地电容代替。 P141- Fig 5.14 Cgd=2Cgd0W
© Digital Integrated Circuits2nd
Inverter
• 扩散电容Cdb1和Cdb2
漏和体之间的电容来自反向偏置的pn结。这样的电容是高 度非线性的，并且在很大程度上取决于所加的电压。
可用一个线性电容来代替非线性电容，使这个线性电容在
所关注的电压范围内的电荷变化与非线性电容相同。 Ceq = KeqCj0
CGSOn CGDOn Wn LnCox CGSOp CGDOp Wp LpCox
忽略了栅漏电容上的密勒效应（对精度影响较小）。
2. 近似认为所连接门的沟道电容在我们所关注的时间内保持不 变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估 计值产生大约10％的误差，但对一阶分析是可以接受的。 例5.4
（零偏结电容）
0m Keq 0 Vhigh 1m 0 Vhigh 1m Vhigh Vlow 1 m
结电容用一个线性电容来代替，电压和电流波形会有微小
误差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19
• 连线电容 由连线引起的电容取决于连线的长度和宽度，并且与扇出
=31.7ps tpLH
Vout
VDD=2.5V Reqn=13kΩ (W/L)n=1.5
V
out
(V)
=39.9ps
0.5
1 t (sec)
1.5
2 x 10
2.5
-10
13k t pHL 0.69 6.1 fF 36 ps 1 . 5 31k t pLH 0.69 6.0 fF 29 ps 4 . 5 36 29 tp 32.5 ps 2
0.66
1.5 0.76 2.28 0.12 6.16
0 fF
3.16 fF
本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw
© Digital Integrated Circuits2nd Inverter
值 fF（L→H） 0.23 0.61
3 fF
0.61
2.89 fF
Cdb1
Cdb2 Cg3 Cg4 Cw CL
KeqnADnCj+KeqswnPDnCjsw
KeqpADpCj+KeqswpPDpCjsw CGDOnWn+CGSOnWn+COXWnLn CGDOpWp+CGSOpWp+COXWpLp 提取参数
42 λ2
Polysilicon
NMOS 3l/2l
GND
4×4 λ2 19 λ2(AD) + 3×1 λ2 5+4+4+1+1=15 λ(PD)
© Digital Integrated Circuits2nd
Inverter
电容 Cgd1 Cgd2
表达式 2CGDOnWn 2CGDOpWp
值 fF（H→L） 0.23
t pHL ln(2) ReqnCL 0.69ReqnCL
由低至高的传播延时
t pLH ln(2) ReqpCL 0.69ReqpCL
这一分析假设等效的负载电容对于由高至低及由低至高的翻转 近似相同
反相器总传播延时 tp = 0.69 CL (Reqn+Reqp)/2
© Digital Integrated Circuits2nd
离开驱动门的距离和扇出门的数目有关。
© Digital Integrated Circuits2nd Inverter
• 扇出的栅电容Cg3和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS) 在两方面进行简化： 1. 它假设栅电容的所有部分都连在 Vout 和 GND(VDD) 之间，并
5.4.2 传播延时：一阶分析
CMOS 反相器延时分析: Approach 1
VDD
对电容充放电电流积分
C L (v ) tp dv CL和i是V的非线性函数 i (v ) v1
Vout
v2
Iav
CL
t pHL= C
Vswing /2 Iav
Vin = V DD © Digital Integrated Circuits2nd Inverter
CMOS 反相器延时分析: Approach 2
VDD
例3.8 MOS管平均导通电阻Req
Vout CL Req
一阶线性RC电路
tpHL = f(R eq.CL) = 0.69 R
Vin = VDD
eq
CL
Inverter
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延时
由一个电压阶跃激励时，电路的传播延时正比于这个电路的下 拉电阻和负载电容形成的时间常数
相同的上升/下降延时可通过 使（Reqn=Reqp）实现
Inverter
EXP5.5: 0.25 um 反相器 的传播延时
3 2.5 2 1.5 1 0.5 0 -0.5 0
?
tpHL
CGD of Inverter
CLHL=6.1fF
CLLH=6.0fF Reqp=31kΩ (W/L)p=4.5
Vin
非线性导致计算复杂 — 假设所有的电容一起集总成一个单 个的电容CL，位于Vout和GND之间
P141- Fig 5.13 Vin理想电压源驱动，连至输出节点的电容CL
栅漏电容Cgd12
扩散电容Cdb1和Cdb2 连线电容Cw 扇出的栅电容Cg3 和Cg4
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本征电容：由扩散电容和覆盖电容组成
外部负载电容：由导线和所连接的门组成
Inverter
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CMOS Inverters
VDD
PMOS 9l/2l
5+5+9=19 λ (PD) 5×9 λ2=45λ2（AD）
0.25 mm =2l Out Metal1 In
Inverter
• 栅漏电容Cgd12 在输出过渡的前半部，M1和M2不是断开就是处在饱和模式，
Cgd12只包括M1和M2的覆盖电容，沟道电容不起作用(处于栅-体
或栅-源之间)。 集总电容模型要求用接地电容来代替浮空的栅漏电容，通过
密勒效应实现：一个在其两端经历大小相同但相位相反的电压
摆幅的电容可以用一个两倍于该电容值的接地电容代替。 P141- Fig 5.14 Cgd=2Cgd0W
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Inverter
• 扩散电容Cdb1和Cdb2
漏和体之间的电容来自反向偏置的pn结。这样的电容是高 度非线性的，并且在很大程度上取决于所加的电压。
可用一个线性电容来代替非线性电容，使这个线性电容在
所关注的电压范围内的电荷变化与非线性电容相同。 Ceq = KeqCj0
CGSOn CGDOn Wn LnCox CGSOp CGDOp Wp LpCox
忽略了栅漏电容上的密勒效应（对精度影响较小）。
2. 近似认为所连接门的沟道电容在我们所关注的时间内保持不 变。（工作状态差异：Pic3.31）忽略电容的这一变化会使估 计值产生大约10％的误差，但对一阶分析是可以接受的。 例5.4
（零偏结电容）
0m Keq 0 Vhigh 1m 0 Vhigh 1m Vhigh Vlow 1 m
结电容用一个线性电容来代替，电压和电流波形会有微小
误差，但该简化对逻辑延时没有明显的影响。例5.3 P20-Pic1.19
• 连线电容 由连线引起的电容取决于连线的长度和宽度，并且与扇出
=31.7ps tpLH
Vout
VDD=2.5V Reqn=13kΩ (W/L)n=1.5
V
out
(V)
=39.9ps
0.5
1 t (sec)
1.5
2 x 10
2.5
-10
13k t pHL 0.69 6.1 fF 36 ps 1 . 5 31k t pLH 0.69 6.0 fF 29 ps 4 . 5 36 29 tp 32.5 ps 2
0.66
1.5 0.76 2.28 0.12 6.16
0 fF
3.16 fF
本征电容=外部负载电容 Cgd1+Cgd2+Cdb1+Cdb2=Cg3+Cg4+Cw
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值 fF（L→H） 0.23 0.61
3 fF
0.61
2.89 fF
Cdb1
Cdb2 Cg3 Cg4 Cw CL
KeqnADnCj+KeqswnPDnCjsw
KeqpADpCj+KeqswpPDpCjsw CGDOnWn+CGSOnWn+COXWnLn CGDOpWp+CGSOpWp+COXWpLp 提取参数
42 λ2
Polysilicon
NMOS 3l/2l
GND
4×4 λ2 19 λ2(AD) + 3×1 λ2 5+4+4+1+1=15 λ(PD)
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Inverter
电容 Cgd1 Cgd2
表达式 2CGDOnWn 2CGDOpWp
值 fF（H→L） 0.23
t pHL ln(2) ReqnCL 0.69ReqnCL
由低至高的传播延时
t pLH ln(2) ReqpCL 0.69ReqpCL
这一分析假设等效的负载电容对于由高至低及由低至高的翻转 近似相同
反相器总传播延时 tp = 0.69 CL (Reqn+Reqp)/2
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离开驱动门的距离和扇出门的数目有关。
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• 扇出的栅电容Cg3和Cg4 Cfan-out=Cgate(NMOS)+Cgate(PMOS) 在两方面进行简化： 1. 它假设栅电容的所有部分都连在 Vout 和 GND(VDD) 之间，并
5.4.2 传播延时：一阶分析
CMOS 反相器延时分析: Approach 1
VDD
对电容充放电电流积分
C L (v ) tp dv CL和i是V的非线性函数 i (v ) v1
Vout
v2
Iav
CL
t pHL= C
Vswing /2 Iav
Vin = V DD © Digital Integrated Circuits2nd Inverter
CMOS 反相器延时分析: Approach 2
VDD
例3.8 MOS管平均导通电阻Req
Vout CL Req
一阶线性RC电路
tpHL = f(R eq.CL) = 0.69 R
Vin = VDD
eq
CL
Inverter
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延时
由一个电压阶跃激励时，电路的传播延时正比于这个电路的下 拉电阻和负载电容形成的时间常数
相同的上升/下降延时可通过 使（Reqn=Reqp）实现
Inverter
EXP5.5: 0.25 um 反相器 的传播延时
3 2.5 2 1.5 1 0.5 0 -0.5 0
?
tpHL
CGD of Inverter
CLHL=6.1fF
CLLH=6.0fF Reqp=31kΩ (W/L)p=4.5
Vin