信号完整性2 -- 于博士

信号完整性B001：走线的参考平面在哪？
时间：2013.08.09 浏览次数：3038
很多人对于PCB走线的参考平面感到迷惑，经常有人问：对于内层走线，如果走线一侧是VCC，另一侧是GND，那么哪个是参考平面？
要弄清楚这个问题，必须对了解传输线的概念。

我们知道，必须使用传输线来分析PCB上的信号传输，才能解释高速电路中出现的各种现象。

最简单的传输线包括两个基本要素：信号路径、参考路径（也称为返回路径）。

信号在传输线上是以电磁波的形式传输的，传输线的两个基本要素构成了电磁波传输的物理环境。

从电磁波传输的角度来讲，信号路径和参考路径一道构成了一个特殊物理结构，电磁波在这个结构中传输。

从电流回路角度来讲，信号路径承载信号电流，参考路径承载返回电流，因此参考路径也称为返回路径。

对于PCB上的表层走线，走线和下面的平面层共同构成了电磁波传输的物理环境。

这里，走线下面的平面到底是什么网络属性无所谓，VCC、GND、甚至是没有网络的孤立铜皮，都可以构成这样的电磁波传输环境，关键在于下面的平面是导体，这就够了。

信号路径是表层走线，所以下面的平面就是参考路径。

对于PCB上这一特殊结构，参考路径是以平面的形式出现的，所以也叫参考平面。

从电流回路的角度来说，参考平面承载着信号的返回电流，所以也叫返回平面。

下面的图显示了表层走线的场分布和电流分布。

这里参考平面的作用应该很清楚了：作为电磁波传输物理环境的一部分（从电磁波传输角度）、作为电流返回路径（从电流回路角度）。

如果搞懂了上面的逻辑，那么内层走线的参考平面在哪就很清楚了，走线、上方平面、下方平面3者共同构成了电磁波传输的物理环境，所以上下两个平面都是信号的参考路径，也就是参考平面，从下面的场分布图中可以很清楚的看到物理环境和场分布的关系。

从构成电流回路的角度来看，下图的电流分布图也很清晰的显示出返回电流的分布，如果两个平面和走线之间的间距近似相等，那么两个平面上的返回电流也近似相等，此时，两个平面同样重要。

从这个角度也能很好的理解两个平面都是参考平面。

如果还是无法理解为什么两个平面都是参考平面，不防好好看看下面的这个图，无论从哪个方面来看，两个平面是完全对称的，为什么还纠结哪个是参考平面，如果一个是，那么另一个为什么不是？
理解参考平面的最直接的方法就是“构成电磁波传输的物理环境”。

看看感到困惑的结构，是否满足这个条件？
很宽的无网络孤立铜皮可以么？
当然导体必须是“平面形式”才能称为“参考平面”，要不然何来平面之说！
信号完整性B002：关于SI设计与SI仿真的一点浅见
时间：2013.08.12 浏览次数：2192
看到有很多人执着于仿真，也有人提到软件仿真与实际不相符的问题，谈谈我自己的一些看法。

很多情况下，一个软件没法搞定所有 SI 问题。

商用软件一般是不会跑错的，尤其是一些经典的软件，经过了多年的工程验证，千锤百炼，没有问题。

错的只是软件的用法，不同的软件解决的问题不同，也有一定的适用范围，在他的能力范围内，仿真结果是值得信赖的。

一定注意不能让软件做他做不了的事。

仿真和实际不相符还有一个原因，模型问题。

有些器件，网上给出的模型有问题。

用有问题的模型来仿，结果也一定有问题。

模型能不能用，要设计者自己来判断。

另外，仿真的时候要考虑所有的影响因素，软件不可能把所有的因素考虑在内，仿真只是针对某一个问题。

怎么处理这些复杂的因素不是软件本身的事，这些应该是设计者的事。

怎么灵活应用工具解决实际问题，需要相当深厚的理论功底，这点才是真正考验设计者的地方。

一个工程师能力如何，在这个问题上能充分的表现出来。

不能盲目相信网上的一些 Design rules，有些是错的，有些适用范围很窄。

有些虽然具有一定的普适性，但也只是一个指导方向，不可能给出一个量化指标，但是工程中恰恰需要的是量化的指标。

所以很多人都会有这个困惑，遵循了所有的 rule，但是没什么太大的效果，原因就在于没有量化的指标，有些问题差一点点结果就会差很多，搞微波电路的人最清楚这个问题。

SI 设计是个很个性化的活，每一个设计都可能不一样。

SI 问题很复杂，涉及的因素很多，具体工程设计中，要分清哪些是致命的因素，哪些是很重要的，哪些是有影响但是影响有限的，关注并解决主要问题，而不是把精力分散到所有问题上，这是工程设计的关键。

很多人花了很大的精力去解决一些细枝末节的问题，而忽略了最重要的影响因素，导致设计失败，归根结底，其原因在于目标错了而自己还不知道。

一句老话：擒贼先擒王！
SI 设计是一个系统工程，不是一两个措施就能搞定的。

仿真软件对 SI 设计非常非常重要，但最重要的却不是软件，而是设计者头脑中的知识。

信号完整性B003：串联端接电阻对信号上升时间的影响
时间：2013.08.15 浏览次数：2306
信号反射是信号完整性中一个最基本的问题。

串联端接是高速电路设计中是抑制信号反射最常用的措施。

多大的端接电阻合适，通常仿真来解决。

也许你在做信号完整性仿真的时候会发现一个非常有趣的现象：串联端接电阻的阻值大小会影响到接收端波形上升沿的的陡峭程度，当使用较大电阻的时候，上升沿会变缓。

你注意过这个现象吗？
产生这个现象的原因是多方面的，其中最主要的是由于接收器存在输入电容。

下图三条曲线是在端接电阻相同但接收器输入电容不同的情况下得到的接收端信号波形。

红色波形表示没有输入电容（虚构的接收器），蓝色波形对应5pF 输入电容，紫色波形对应10pF输入电容。

输入电容大小对边沿影响很大，为什么？
我们知道，信号边沿陡峭程度和信号的带宽有关，边沿越陡峭，带宽越大。

但是现在对于同一个信号，不同的电容确产生不同的信号边沿，说明电容影响了信号的带宽，问题是电容怎样影响信号带宽的呢？看看整个互连中有什么？端接电阻、输入电容，很自然的联想到RC滤波电路。

事实上，影响最大的就是它。

一阶RC滤波网络是典型的低通滤波，这是这个滤波器限制了信号的带宽。

或者从另一个角度来看，端接电阻、传输线阻抗、输入电容共同构成了一个RC充电电路，电容上的电压呈指数变化规律，关键的参数为时间常数。

电容越大，时间常数越大，电容电压变化越缓慢，信号边沿也就越缓。

现在回到端接电阻来，对于RC网络，R同样影响滤波器带宽，或者影响RC充电电路的时间常数。

R增加对信号边沿的影响和电容增加类似，同样会导致信号边沿变缓。

下图是输入电容固定，端接电阻不同的情况下，接收端信号波形。

蓝色波形对应端接电阻30欧，绿色波形对应端接电阻50欧。

端接电阻对信号边沿的影响很明显。

顺便提一句：注意一下绿色波形顶部的那个台阶，那是由于端接电阻太大，传输线上入射波形电压幅度小，接收端反射后仍然达不到满幅度。

这在某些情况下可能会对信号传输有影响
相信很多人都观察到了这种现象，但似乎很少有人深究背后原因。

的确，通常情况下端接电阻引起的信号边沿变缓没有致命的影响，但是这个现象背后的机理却非常有用。

有时候一些看起来有些奇怪的解决措施就和这个有关。

给出几条提示供大家思考：1、边沿变缓有什么好处？2、为什么有时候链路中间会串接电阻？3、为什么有些特殊情况下走线末端接收器之前要串接电阻？4、解决接收端信号边沿的回勾能不能用到这个机理？
很多时候看似没用的东西其实很有价值，关键在于你能否把它挖掘出来，能否灵活运用。

信号完整性设计中的很多奇思妙想都来源于基础理论。

信号完整性B004：再谈走线的参考平面
时间：2013.08.19 浏览次数：2588
在《信号完整性B001：走线的参考平面在哪？》”一文中初步探讨了参考平面的含义。

不论学术界还是工程界，使用参考平面这一概念的时候似乎都有一点随意，不是很严谨。

有时可能强调的是平面作为参考路径的功能，有时强调的是PCB走线阻抗控制的功能。

这种概念上的模糊也导致很多初学者的困惑。

前文指出了如果两个平面和走线的间距近似相等（这种情况在十几层的板子上很常见）时，那么两个平面对于走线的重要性也近似一样。

实际工程中我们还会碰到另一种情况，两个平面其中之一距离走线很近，另外一个距离走线很远，比如典型的6层板配置，中间的芯板（Core）厚度通常在1毫米以上。

下图是一个6层板层叠示例，内层两个信号层InnerSignal1和InnerSignal2都属于这种情况，这时两个平面对内层走线的作用肯定是不同的。

这时哪个是参考平面？
先看平面上的返回电流，对于InnerSignal2来观察远离它的VCC平面上的返回电流有多少。

下图是红色表示的是信号电流10mA，蓝色表示的就是VCC上的返回电流约1.2mA。

远离InnerSignal2的VCC上的返回电流很少，有近90%的返回电流时从紧邻InnerSignal2的GND平面上返回的，GND平面对InnerSignal2影响远大于VCC平面。

再看VCC平面对InnerSignal2层走线阻抗的影响。

下图将有VCC平面和没有VCC平面两种情况下走线阻抗做了一个对比，即使拿掉VCC平面也没有对走线阻抗产生致命的影响，阻抗变化量不到1欧姆，变化率小于2%。

从工程角度来讲可以近似认为InnerSignal2层走线参考平面就是和它最接近的GND平面。

尽管可以这样近似，但关键是一定要清楚距离InnerSignal2层很远的那个VCC平面不是没有影响，只不过影响不大而已。

任何时候不要把问题绝对化，这样对初学者有百害而无一利，如果总是追求非此即彼、非黑即白，很可能会走入死胡同。

高速电路信号完整性设计中，很多问题都是这样，你要关注的不是“有”还是“没有”的问题，而是“多”和“少”的问题。

这样在对付毫不讲情面的电路板的时候才能有足够的底牌，防止它耍脾气撂挑子，最大限度的掌控它。

号完整性B005：驱动器输出阻抗与串联端接电阻（1）
时间：2013.09.03 浏览次数：2088
串联端接中，对于端接电阻的选择，很多资料都会有这样的论述：端接电阻值加上驱动器输出阻抗等于传输线特性阻抗。

似乎很简单，但是问题在于，驱动器的输出阻抗到底是什么情况？很多人都会问，输出阻抗多大啊？芯片资料上也没有给这个参数啊，怎么确定到底是多少？今天我们就来聊聊输出阻抗问题。

这里首先需要打破一个思维惯性。

谈到输出阻抗大小，很多人潜意识中习惯性的认为这个值应该是固定的。

毕竟多数人不喜欢不确定的东西，但是很遗憾，通常情况下驱动器的输出阻抗恰恰是这种不确定东西。

很烦人是么，不过别气馁，情况还没有那么糟。

我们先来看看推拉输出的结构，下面左图是典型CMOS驱动器输出Buffer结构驱动传输线时的情况，上拉和下拉的MOS管不同，其特性也不同。

右图是MOS管工作特性曲线示意图。

如果驱动器稳定的输出高电平，那么此时PMOS打开，NMOS关闭。

有一个稳定的电流流过PMOS管，那么此时只要知道PMOS管上的电压就能够得到稳态情况下的输出阻抗。

因为这个阻抗是在稳态下得到的，我们称之为Zdc，即直流输出阻抗。

直流输出阻抗使很容易确定的，典型情况下，PCB板上传输线为50欧姆阻抗控制，相当于驱动器驱动一个50欧姆负载，很容易联想到MOS管的直流工作点问题。

此时的直流工作点就是50欧姆负载线和MOS管工作特性曲线的交点，对应的电压电流比值就是Zdc。

下图是求直流输出阻抗的原理图。

对于直流输出阻抗，应该注意一个问题，上拉下拉MOS管不同，直流输出阻抗也不同，也就是说驱动器在输出高电平和输出低电平时，表现出的阻抗特性是不一样的。

对于端接来说是一个很恼人的特性。

不过没办法，我们只能接受并想办法对付它。

另外还有一个不确定的因素，驱动器不同工作环境或条件下，他的输出阻抗也不同，一般IBIS模型中都会给出三种情况下的曲线：min、type、max。

曲线不同得到的Zdc也不同。

噢，好麻烦啊，单单一个稳态情况就这么多事！还有更麻烦的！
走线上的信号是不断变化的，这种变化的信号（比如边沿的跃变）本质上是交流的，交流信号到达驱动器（比如反射回来的信号到达驱动端）感受到的还是直流输出阻抗么？很确定，不是！交流输出阻抗应该是电压变化量除以电流变化量，也就是说应该用直流工作点的切线斜率表示，下图能清楚的看到两种阻抗的不同，我们把管子的这种瞬态情况下的阻抗表示为Zac。

交流输出阻抗Zac比直流输出阻抗Zdc要大，直流工作点不同，差别也不同。

交流输出阻抗可能Zac会达到上百欧姆。

下图是某驱动器直流工作点不同时，交流输出阻抗Zac和直流输出阻抗Zdc的情况。

看到这，相信你头脑中一定会有一大堆问号了：这么多不确定的东西，怎么选端接电阻啊？交流输出阻抗要是比传输线阻抗还高，端接还有用么？你说交流输出阻抗大，为什么加上端接电阻波形就能改善呢，这不矛盾么？希望读完这片文章后自己思考一下，后续文章中我们还要进一步探讨这个问题。

信号完整性B006：驱动器输出阻抗与串联端接电阻（2）
时间：2013.09.05 浏览次数：1977
在前文《驱动器输出阻抗与串联端接电阻（1）》中我们提到以下几个不确定性：
1.高电平输出和低电平输出的直流输出阻抗不同。

2.不同工作条件下（min、type、max）直流输出阻抗不同。

3.交流输出阻抗Zac和直流输出阻抗Zdc不同。

同时也引出了几个疑问：
1.交流输出阻抗要是比传输线阻抗还高，端接还有用么？
2.交流输出阻抗大，为什么加上端接电阻波形就能改善呢，这不矛盾么？
3.这么多不确定的东西，怎么选端接电阻啊？
接下来我们就来解决这些疑问。

要想搞清楚这些问题，必须明白交流输出阻抗Zac和直流输出阻抗Zdc所起的作用（对信号的影响）。

直流输出阻抗Zdc决定了加载到传输线上的信号幅度（分压关系）。

如果直流输出阻抗小于50欧姆，加载到传输线上的信号幅度大于满幅度的一半，末端反射后，最高电平高于理想信号的最大幅度，这就形成上冲。

如果直流输出阻抗等于50欧姆，加载到传输线上的信号幅度刚好等于满幅度的一半，末端反射后，最高电平刚好等于理想信号的最大幅度，接受波形质量较好。

如果直流输出阻抗大于50欧姆，加载到传输线上的信号幅度小于满幅度的一半，末端反射后，最高电平达不到理想信号的最大幅度，接受波形上升沿结束后会形成一个台阶，然后经过一段时间才过度到满幅度。

直流输出阻抗决定了波形的整体特征。

交流输出阻抗Zac决定了末端反射回来的信号到达驱动端后，再次发生反射时的反射量。

也就是说决定反射大小的是交流输出阻抗而不是直流输出阻抗。

端接也应该按照交流输出阻抗Zac来端接。

从这也可以看出，交流输出阻抗决定了波形的细节特征。

前文提到了，交流输出阻抗比较大，那端接是否有用？这要看交流输出阻抗能大到什么程度，以及驱动器管子的直流工作点在哪。

随着直流工作点变化，直流输出阻抗Zdc 变化不大，但交流输出阻抗变化却很大。

但是在直流工作点较低的时候，这两个输出阻抗相对来说还是比较接近。

下图是某驱动器两种输出阻抗的在直流工作点电压较低范围内的比较。

对这个驱动器，直流工作在1.5V一下，两种阻抗也就差几个欧姆，影响不大。

但是直流工作点电压升高时，差别急剧增大。

信号完整性B008：驱动器输出阻抗与串联端接电阻（3）
时间：2013.09.07 浏览次数：2087
在前两篇文章《驱动器输出阻抗与串联端接电阻（1）》《驱动器输出阻抗与串联端接电阻（2）》中我们谈到了驱动器输出阻抗的一些特性和不确定性问题，也初步探讨了直流输出阻抗和交流输出阻抗的特点。

尽管两种输出阻抗不同，但是自工程上我们可以简单的使用直流输出阻抗作为参考来选择串联端接电阻，端接电阻值≈走线特性阻抗–直流输出阻抗。

不能要绝对化，最终选择的电阻在这个值附近即可，多少合适还要看具体情况。

现在还剩下一个问题：怎么确定驱动器的直流输出阻抗Zdc？
通常情况下，高电平输出直流阻抗和低电平直流输出阻抗不同，这两个都要看一下。

在IBIS模型中有pullup和pulldown曲线，这些数据结合直流负载线就可以求出输出阻抗值。

你完全可以用Matlab计算出来，但是我们不可能要求
每个硬件工程师都会使用Matlab写代码来计算，最好能用仿真软件几步简单的操作就搞定。

对50欧姆阻抗控制情况，分两步来确定高低电平时的输出阻抗。

确定高电平输出阻抗的时候，仿真拓扑、仿真方法、计算公式可用下图说明。

驱动器直接接50欧姆电阻下拉到地，仿真激励源用上升沿的step信号，然后测量稳定后的高电平电压值。

有了这个高电平稳态值，下一步就可以根据分压关系求得输出阻抗值。

VCC是驱动器的逻辑电平。

激励源的设置在软件中很容易实现，下图是HyperLynx中的截图。

激励源也可以用脉宽非常宽的脉冲信号，关键是要让输出的高电平达到稳定，仿真时可酌情处理。

低电平直流输出阻抗可类似处理，仿真拓扑、仿真方法、计算公式见下图。

仿真拓扑中，外加的电压必须是驱动器工作电压或逻辑电压，本例中驱动器工作电压3.3V的，所以外加电压也必须是3.3V。

前文已经提到过，通常情况下，两种输出阻抗不同，按照高电平输出阻抗匹配的话，地电平输出的时候就不能很好匹配，反之亦然。

那端接电阻该怎么选呢？举个例子，假设某芯片高电平输出阻抗21欧姆，低电平输出阻抗11欧姆，那端接电阻可能有两个值：29欧姆或39欧姆，选哪个？看下端接后接收端波形特征，按高电平匹配时（29欧姆），低电平输出的时候下冲较大，按低电平匹配时（39欧姆），低电平输出波形较好，但边沿变缓。

换成其他值时波形稍有变化，最终选多大串接电阻要看实际要求还有电阻的标准阻值，需要自己去平衡。

再次强调：SI设计很灵活，需要综合考虑很多因素。

【关键词】信号完整性、高速电路设计、高速PCB设计、端接电阻、输出阻抗。

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信号完整性B009：什么时候需要做端接？
时间：2013.09.08 浏览次数：2466
什么时候需要端接，是一个很多人纠结的问题。

通常的一个说法是：短走线不用端接，那多长的走线算短走线？有人说当走线长度超过信号上升时间的1/4时必须端接，也有人说超过1/5必须端接，还有人把这个长度定在了1/6信号的上升时间。

众说纷纭，到底哪一个是合理的？这让很多人抓狂！今天就这个问题谈一点个人的看法。

先来看一张图，在图中特定的互联情况下，走线长度不同时接收端波形也不同。

图中驱动器输出阻抗为10欧姆，传输线特性阻抗50欧姆。

走线长度分别为信号上升时间Tr的1/4、1/5、1/6情况下，接收端信号上冲也不一样。

在这个特定情况下，上冲分别为25%、12.5%、5%，走线短，信号振铃也小。

要抑制振铃，需要端接。

那么什么时候需要端接实际上转化成了能容忍多大的上冲问题。

如果非要追求一个确定的硬杠杠来划分是否需要端接，不防考虑一下这个问题：信号能容忍多大的上冲或过冲，有普遍适用的硬性标准么？
再来看看下面这张图，振铃达到这种程度行不行？怎么判断啊？标准答案是：鬼知道！单单从波形本身是没法判断行还是不行。

做出任何判断都要有一个标准，行还是不行是靠这个标准衡量的。

而恰恰在不同工程中这个标准不一样，所以一定要结合工程实际情况来看。

对于什么时候需要端接，我不赞同非此即彼的绝对化做法，为什么非要划出一个明确的界限呢？工程上需要怎样做就怎样做，根据工程需要来不是很好么。

不同接收芯片的要求不同，你没有办法要求所有的芯片厂商必须达到完全相同的电气指标，这注定了我们处理问题时必须灵活一些。

判断是否需要端接至少需要考虑以下几条： a) 接收芯片必须是安全的。

你必须保证接收芯片活着，击穿了就啥都没法玩了。

b) 信号本身要能稳定传递信息。

送到接收端的是0还是1,必须能准确判断出来，信号反射产生的噪声很多
时候会影响到接收端可用的时间窗口，噪声太大，可能时序上会出问题，判断0还是1可能出现错误。

c) 这个信号别去霍霍别的信号。

反射噪声会加大对其他信号的干扰，不能把别人那搞的一团糟，影响要在可容忍范围内。

d) 对EMI 的影响。

产品是什么性质的？
举一个极端的例子，比如我想做一个纯粹实验用的板子，就是为了验证某一个问题，根本不会转化成产品，那只要反射不影响到这个板子的功能就可以。

信号振铃？振去吧，只要不影响功能验证，谁理你，别把芯片打坏了就行。

如果是产品化的板子，那要考虑一下。

产品比较简单，走线不是很密，EMC要求不高或外面屏蔽很好，哦，那好，只要芯片别击穿，能稳定的传信息，振去吧，我能忍！不过嘛，既然是产品化的东西，加点保险吧，还是处理一下比较好，别总挑战极限。

这个决策好像没用到什么硬性标准，这可不是根据几分之一信号上升时间做的决策，自己权衡后的决定。

产品化的板子，高速高密，EMC不好过？还能忍？忍无可忍无需再忍！老老实实仔细处理，仿一仿看看吧。

至于几分之一信号上升时间，前期系统规划的时候作为一个辅助判断工具可以用一用，到产品详细设计的时候就放一放吧，要控制风险啊。

再回到问题本身，什么时候需要端接？你应该有自己的判断了。

最后特别提出信号完整性领域的一句至理名言：“It depends！”。

这句话绝不是托词！
信号完整性B010：铜走线的趋肤效应
时间：2013.09.09 浏览次数：2279
高频电流流过导体时，电流会趋向于导体表面分布，越接近导体表面电流密度越大。

这种现象就是趋肤效应。

频率越高，电流就越集中在导体表面，可以想象，当频率足够高时，电流几乎只分布在导体表面上薄薄的一层，导体内部几乎没有电流。

下面两张图分别为圆形导线和矩形导线上高频电流分布情况。

为什么会有这种现象呢？电磁波很难穿透铜这样的良导体，电磁波进入良导体后，场强振幅会急剧衰减，最终导致电流密度随着深度增加急剧下降，衰减符合指数规律。