第6章 CMOS集成电路制造工艺

n+
p型掺杂
n+
浅沟槽 隔离
p+
n型掺杂
p+
p阱 p型衬底 (i)
n阱
浅沟 槽隔 离
n+多晶硅 浅沟 槽隔 离
p+多晶硅
硅 化 物
硅 化 物
n+
p型掺杂
n+
浅沟槽 隔离
p+
n型掺杂
p+
p阱 p型衬底
n阱
浅沟 槽隔 离
浅沟 槽隔 离
n+
p型掺杂
n+
p阱
浅沟槽 隔离
p+
n型掺杂
p+
n阱
浅沟 槽隔 离
p型衬底 (j)
① ② ③
6.1.1 基本工艺步骤

(3) 光刻和刻蚀 把未被曝光的胶去掉，显影后 掩膜版上的图形转移到光刻胶上； 采用湿法刻蚀或干法刻蚀去除 没有光刻胶保护的SiO2； 去除残留在硅片上的所有光刻 胶，完成版图图形到硅片图形的 转移。
④
⑤
⑥
6.1.1 基本工艺步骤

(3) 光刻和刻蚀 光刻胶 某种溶液而曝光后变 为不可溶；
415 0.01
NMOS JG(A/cm2)
PMOS Ion(uA/um) PMOS Ioff(nA/um)
69
2
280 10 215 1 250 0.4
0.005
170 0.01
PMOS JG(A/cm2)
1
0.002
68
(h)
90nm CMOS技术平台的主要 指标
参数
一般器件
低阈值 常规阈值
低功耗器件
低阈值 常规阈值
电源电压VDD(V) LG
Tox(nm) NMOS Ion(uA/um) NMOS Ioff(nA/um)
1.0 ≤70
1.6 640 10
1.0
1.2 ≤90
2.1
1.2
520 1
540 0.4
1、形成薄膜（二氧化硅、多晶硅、
金属等薄层） 2、形成图形（器件和互连线） 3、掺 杂（调整器件特性）
8
1、形成图形

半导体加工过程：将设计者提供的集成电路版图图形 复制到硅片上 光刻与刻蚀：半导体加工水平决定于光刻和刻蚀所形 成的线条宽度
9
光刻（photolithography）
6.1.2 n阱CMOS工艺流程


6.1.3 硅基CMOS中的闩锁效应
6.1.4 先进的CMOS工艺
深亚微米CMOS结构和工艺
49
深亚微米CMOS工艺的主要改进



浅沟槽隔离 双阱工艺 非均匀沟道掺杂 n+/p+两种硅栅 极浅的源漏延伸区 硅化物自对准栅-源漏结构 多层铜互连


⑦ 形成金属互连
淀积金属层→光刻和刻蚀形成金属互连
6.1.2 n阱CMOS工艺流程


⑧ 形成钝化层
淀积Si3N4或磷硅玻璃→光刻和刻蚀，形成钝化图形


铝栅工艺：
源(或漏)区与 栅之间形成缺 口，无法形成 连续的沟道。


硅栅工艺：
“自对准”
6.1 CMOS工艺


6.1.1 基本工艺步骤
负胶：曝光前可溶于
正胶：曝光前不溶于
某种溶液而曝光后变 为可溶；
通常正胶的分辨率高
于负胶。
6.1.1 基本工艺步骤

(4) 扩散和离子注入 在硅衬底中掺入杂质原子，以改变半导体电学性质， 形成pn结、电阻、欧姆接触等结构。 扩散：杂质原子在高温下克服阻力进入半导体，并缓 慢运动。
替位式扩散、间隙式扩散
62
6、硅化物自对准结构
在栅极两侧形成一定厚 度的氧化硅或氮化硅侧 墙，然后淀积难熔金属 并和硅反应形成硅化物 作用：减小多晶硅线和 源、漏区的寄生电阻； 减小金属连线与源、漏 区引线孔的接触电阻
硅化物 多晶硅 硅化物
RC
RSE Rsilicide
硅化物同时淀积在栅电极上和暴露的源、漏区上， 因此是自对准结构
6.1.2 n阱CMOS工艺流程


④ 形成多晶硅栅
热氧化生长栅氧化层→CVD淀积多晶硅并离子注入→光刻 和刻蚀


⑤ 源漏区n+/p+注入
利用同一n+掩膜版，采用负胶和正胶进行两次光刻和刻蚀， 分别进行n+注入和p+注入。
6.1.2 n阱CMOS工艺流程


⑥ 形成接触孔
CVD淀积绝缘层→光刻和刻蚀形成接触孔
做MOS晶体管的栅绝缘介质； 做杂质扩散和离子注入的掩蔽层和阻挡层； 做MOS晶体管之间的隔离介质； 做多晶硅、金属等互连层之间的绝缘介质； 做芯片表面的钝化层。

热氧化法：干氧、湿氧、干氧-湿氧-干氧交替氧化
Si+O2 SiO2 Si+2H2O SiO2 +2H 2
6.1.1 基本工艺步骤
6.1.2 n阱CMOS工艺流程


6.1.3 硅基CMOS中的闩锁效应
6.1.4 先进的CMOS工艺
6.1.3 硅基CMOS中的闩锁效应


寄生晶体管Q1、Q2，寄生电阻Rnw、Rsub构成等效电路
Q1和Q2交叉耦合形成正反馈回路 电流在Q1和Q2之间循环放大 VDD和GND之间形成极大的电流，电源和地之间锁定在一 个很低的电压(维持电压Vh)
（b）
CVD二氧化硅 氮化硅
(e)
栅氧化 层 多晶硅
浅沟槽 隔离
p型掺杂 p阱
浅沟槽隔 离
n型掺杂 n阱
浅沟 槽隔 离
P型衬底
p型衬底 (f)
67
（c）
先进深亚微米CMOS工艺 过程（续）
光刻胶 光刻胶 浅沟 槽隔 离 浅沟 槽隔 离
p型掺杂
浅沟槽 隔离
n型掺杂
p阱 p型衬底 (g)
n阱
浅沟 槽隔 离
45
4、保护环
Vss Vin Vout VDD
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
46
Vss
Vin
Vout
VDD
5、外延衬底
p+ n+
n+
p+
n+
p+
p+ n+ n阱
保护环 p 型衬底
n+
n+
p+
p+
p-外延层
பைடு நூலகம்
n阱 p 型衬底
47
6.1 CMOS工艺


6.1.1 基本工艺步骤
6.1.3 硅基CMOS中的闩锁效应


发生闩锁效应后VDD和GND之间的电流-电压特性 防止闩锁效应的方法：
提高阱区和衬底掺杂浓度； 加n+和p+保护环； 采用p-外延工艺； 采用SOI(Silicon On Insulator)CMOS工艺。
体硅CMOS中的闩锁效应
42
闩锁效应:等效电路
54
3 沟道区的逆向掺杂和环绕掺杂结构

沟道掺杂原子数的随机涨落引起器件阈值 电压参数起伏，因此希望沟道表面低掺杂； 体内需要高掺杂抑制穿通电流 逆向掺杂技术利用纵向非均匀衬底掺杂， 抑制短沟穿通电流 环绕掺杂技术利用横向非均匀掺杂，在源 漏区形成局部高掺杂区


55
逆向掺杂

逆向掺杂杂质分布


(2) 淀积 通过物理或化学的方法把另一种物质淀积在硅片表面 形成薄膜(低温)。 Deposition，PVD)
物理气相淀积(Physical Vapor
蒸发 溅射

化学气相淀积(Chemical Vapor
Deposition，CVD)
6.1.1 基本工艺步骤

(3) 光刻和刻蚀 把掩膜版上的图形转移到硅片。 生长一层SiO2薄膜； 在硅表面均匀涂抹一层光刻胶 (以负胶为例)； 盖上掩膜版进行光照，使掩膜 版上亮的(Clear)区域对应的光刻胶 被曝光，而掩膜版上暗的(Dark)区 域对应的光刻胶不能被曝光。



离子注入：将具有很高能量 的带电杂质离子射入硅衬底 中。
需高温退火

6.1 CMOS工艺


6.1.1 基本工艺步骤
6.1.2 n阱CMOS工艺流程


6.1.3 硅基CMOS中的闩锁效应
6.1.4 先进的CMOS工艺
6.1.2 n阱CMOS工艺流程

两种器件需要两种导电类型的衬底。 在n型衬底上形成p阱，把NMOS管做在p阱里； 或在p型衬底上形成n阱，把PMOS管做在n阱里。
10
曝光（exposure）
11
刻蚀（etch）
12
光刻的基本原理
13
正胶和负胶的差 别
14
2、薄膜形成：淀积
15
2、薄膜形成：氧化
16
3、掺杂：扩散和注入
17
从器件到电路：通孔
18
从器件到电路：互连线
19
从器件到电路：多层互连
20
从器件到电路：多层互连
21
从硅片到芯片：加工后端
0.25um工艺100个 NMOS器件阈值电 压统计结果
器件阈值分布的标 准差减小
56

逆向掺杂： Delta沟道技 术

PMOS沟道区As离子注入

NMOS注硼，硼的氧化增强 扩散效应影响杂质分布 Delta沟道技术可以获得较 陡峭的纵向低－高掺杂分布

57
横向沟道工程：HALO掺杂结构

横向高掺杂区可以抑制源漏pn结耗尽区向沟 道内的扩展，减小短沟效应
STI
浅槽 隔离
STI
P型衬底
P型衬底
（c）
52
（d）
STI抑制 窄沟效应
53
2、外延双阱工艺
常规单阱CMOS工艺，阱区浓度较高，使阱内的
器件有较大的衬偏系数和源、漏区pn结电容 采用外延双阱工艺的好处
由于外延层电阻率很高，可以分别根据NMOS和PMOS性 能优化要求选择适当的n阱和p阱浓度 做在阱内的器件可以减少受到α粒子辐射的影响 外延衬底有助于抑制体硅CMOS中的寄生闩锁效应
PMOS采用p＋硅栅减小其阈值电压的绝对值，从而获得 和NMOS采用n＋硅栅对称的性能
60
5、SDE结构
减小源漏区结深有利于抑制 短沟效应。 问题：简单地减小源、漏区结
深将使源、漏区寄生电阻增
大造成MOS晶体管性能退化! 解决办法：使用SDE结构，在 沟道两端形成极浅的源、漏 延伸区 。
61
SDE结深减小趋势
64
常规互连和镶嵌工艺比较
光刻胶 金属 氧化层
65
采用铜互连可以减少连线层 数
66
先进深亚微米CMOS 工艺过程
氧化硅 氮化硅
浅沟 槽隔 离 浅沟槽隔 离 浅沟 槽隔 离
p型衬底
（a）
p型衬 底 (d)
光刻胶 浅沟 槽隔 离 浅沟 槽隔 离
二氧化硅
光刻胶
氮化硅
p阱
浅沟槽隔 离
n阱
p型衬底
p型衬底
63
7、铜互连
铜比铝的电阻率低40％左右。用铜互连代替铝互连可以显 著减小互连线的寄生电阻从而减小互连线的RC延迟 铜易于扩散到硅中，会影响器件性能；铜还会对加工设备 造成污染，因此铜互连不能用常规的淀积和干法刻蚀方法 形成 铜互连技术特点：

显著减小互连线的寄生电阻 与低k介质材料结合减小寄生电容，提高电路性能 需要特殊的工艺技术：“镶嵌”（大马士革）技术和化 学机械抛光技术

Halo结构可以利用大角度注入实现
58
横向沟道工程： POCKET掺杂结构
59
4、n＋、p＋两种硅栅
在CMOS电路中希望NMOS和PMOS的性能对称，这样有 利于获得最佳电路性能 使NMOS和PMOS性能对称很重要的一点是使它们的阈值 电压绝对值基本相同
在同样条件下，如果NMOS和PMOS都选用n+硅栅，则 PMOS的负阈值电压绝对值要比NMOS的阈值电压大很多
第6章 CMOS集成电路制造工艺
第6章 CMOS集成电路制造工艺
6.1 CMOS工艺 6.2 CMOS版图设计 6.3 封装技术

木版年画

画稿 刻版 套色印刷
3
半导体芯片制作过程
4
硅片（wafer）的制作
5
掩模版（mask,reticle）的制作
6
外延衬底的制作
7
集成电路加工的基本操作
6.1.2 n阱CMOS工艺流程


① 准备硅片材料
p型<100>晶向硅片


② 形成n阱
热氧化，形成掩蔽层 光刻和刻蚀，开出n阱区窗口 离子注入并高温退火，形成n阱
6.1.2 n阱CMOS工艺流程


③ 场区隔离
局部氧化(Local Oxidation of Silicon，LOCOS)工艺 利用有源区掩膜版进行光刻和刻蚀，露出场区 场区注入 去除光刻胶，场区热生长一层厚的氧化层 去除有源区上的保护层 场区和有源区的氧化层台阶降低，平整度提高。
50
1、浅沟槽隔离
常规CMOS工艺中的LOCOS隔离的缺点
表面有较大的不平整度
鸟嘴使实际有源区面积减小 高温氧化热应力也会对硅片造成损伤和变形
浅沟槽隔离的优势
占用的面积小，有利于提高集成密度 不会形成鸟嘴 用CVD淀积绝缘层从而减少了高温过程
51
浅沟槽隔离（STI）
氮化硅
光刻胶
P型衬底
（a）
（b）
22
从硅片到芯片：加工后端
23
从硅片到芯片：加工后端
24
6.1 CMOS工艺


6.1.1 基本工艺步骤
6.1.2 n阱CMOS工艺流程


6.1.3 硅基CMOS中的闩锁效应
6.1.4 先进的CMOS工艺
6.1.1 基本工艺步骤


(1) 氧化 CMOS集成电路中SiO2层的主要作用：
Vout Q4 Rw Q1 Vout Q3 Rs
Q2
43
防止闩锁效应 的措施
1. 2.
减小阱区和衬底的寄生电阻 降低寄生双极晶体管的增益
3.
4. 5. 6.
使衬底加反向偏压
加保护环 用外延衬底 采用SOICMOS技术
44

抑制闩锁效应：


1、减小寄生电阻 2、降低寄生晶体管增益 3、衬底加反向偏压