实验5 计数器及其应用1

实验5 计数器及其应用

一、实验目的

1、学习用集成触发器构成计数器的方法

2、掌握中规模集成计数器的使用及功能测试方法

3、运用集成计数计构成1/N分频器

二、实验原理

计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。

计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。

1、用D触发器构成异步二进制加／减计数器

图5－9－1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。

图5－9－1 四位二进制异步加法计数器

若将图5－9－1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。

2、中规模十进制计数器

CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－2所示。

图5－9－2 CC40192引脚排列及逻辑符号

图中LD—置数端 CP U—加计数端 CP D—减计数端

CO—非同步进位输出端BO—非同步借位输出端

D0、D1、D2、D3—计数器输入端

Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192（同74LS192，二者可互换使用）的功能如表5－9－1，说明如下：

表5－9－1

输入输出

CR LD CP U CP D D3D2D1D0Q3Q2Q1Q0

1 ×××××××0 0 0 0

0 0 ×× d c b a d c b a

0 1 ↑ 1 ××××加计数

0 1 1 ↑××××减计数

当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。

当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。

当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U接高电平，计数脉冲由减计数端CP D输入，表5－9－2为8421码十进制加、减计数器的状态转换表。

表5－9－2

加法计数

输入脉冲数0 1 2 3 4 5 6 7 8 9

输出

Q30 0 0 0 0 0 0 0 1

Q20 0 0 0 1 1 1 1 0 0

Q10 0 1 1 0 0 1 1 0 0

Q00 1 0 1 0 1 0 1 0 1

减计数

3、计数器的级联使用

一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。

同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。

图5－9－3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。

图5－9－3 CC40192级联电路

4、实现任意进制计数

(1) 用复位法获得任意进制计数器

假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图5－9－4所示为一个由CC40192十进制计数器接成的6进制计数器。

(2) 利用预置功能获M进制计数器

图5－9－5为用三个CC40192组成的421进制计数器。

外加的由与非门构成的锁存器可以克服器件计数速度的离散性，保证在反馈置“0”信号作用下计数器可靠置“0”。

图5－9－4 六进制计数器图5－9－5 421进制计数器

图5－9－6是一个特殊12进制的计数器电路方案。在数字钟里，对时位的计数序列是1、2、…11，12、1、…是12进制的，且无0数。如图所示，当计数到13时，通过与非门产生一个复位信号，使CC40192(2)〔时十位〕直接置成0000，而CC40192(1)，即时的个位直接置成0001，从而实现了5－5－1－12计数。

图5－9－6 特殊12进制计数器

三、实验设备与器件

1、＋5V直流电源

2、双踪示波器

3、连续脉冲源

4、单次脉冲源

5、逻辑电平开关

6、逻辑电平显示器

7、译码显示器

8、 CC4013×2（74LS74） CC40192×3（74LS192）

CC4011（74LS00） CC4012（74LS20）

四、实验内容

1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。

(1) 按图5－9－1接线，R D接至逻辑开关输出插口，将低位CP0端接单次脉冲源，输出端Q3、Q2、Q3、Q0接逻辑电平显示输入插口，各S D接高电平“1”。

(2) 清零后，逐个送入单次脉冲，观察并列表记录 Q3～Q0状态。

(3) 将单次脉冲改为1HZ的连续脉冲，观察Q3～Q0的状态。

(4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q3、Q2、Q1、Q0端波形，描绘之。

5) 将图5－9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q3～Q0的状态。

2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

计数脉冲由单次脉冲源提供，清除端CR、置数端LD、数据输入端D3 、D2、D1、D0 分别接逻辑开关，输出端Q3、Q2、Q1、Q0接实验设备的一个译码显示输入相应插口A、B、C、D；CO和BO接逻辑电平显示插口。按表5－9－1逐项测试并判断该集成块的功能是否正常。

(1) 清除

令CR=1，其它输入为任意态，这时Q3Q2Q1Q0＝0000，译码数字显示为0。清除功能完成后，置CR＝0

(2) 置数

CR＝0，CP U，CP D任意，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出，予置功能是否完成，此后置LD＝1。

(3) 加计数

CR＝0，LD＝CP D＝1，CP U接单次脉冲源。清零后送入10个单次脉冲，观察译码数字显示是否按8421码十进制状态转换表进行；输出状态变化是否发生在CP U的上升沿。

(4) 减计数

CR＝0，LD＝CP U＝1，CP D接单次脉冲源。参照3)进行实验。

3、图5－9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数，记录之。

5、按图5－9－4电路进行实验，记录之。

6、按图5－9－5，或图5－9－6进行实验，记录之。

7、设计一个数字钟移位60进制计数器并进行实验。

五、实验结论

2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能

按图5-9-2连接电路，并根据5-91逐项测试并判断该集成块，可得出该集成块具有清除、置数、加计数、减计数的功能，因此该集成块功能正常。

3、图5－9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。

按图5-9-3连接电路，令CP D=1，CR1=CR2=0，LD=1，当输入1HZ连续计数脉冲时，可观察到译码显示器由00-99累加计数，因此，该十进制加法计数器可正常工作。

4、将两位十进制加法计数器改为两位十进制减法计数器，实现由99—00递减计数。

LD=1，在CP D端接入１HZ连续计数脉冲

5、按图5-9-3连接线路，令CP U＝1，CR＝０，

时，可观察到译码显示器由９９－００递减计数，因此，该两位十进制减法计数器功能正常。

5、按图5－9－4电路进行实验，记录之。

按图５－９－４连接电路，并根据表５－９－１逐项进行测试，可得出该六进制计数器也具有清除、置数、加计数、减计数的功能，因此该集成块改造成功。

6、按图5－9－5，或图5－9－6进行实验，记录之。

按图5-9-４连接电路，令CP D=1，CR1=CR2=0，经测试从数码管观察到由０１－１２进行累加计数，说明把两个十进制计数器改造成的十二进制计数器可以正常工作。

7、设计一个数字钟移位60进制计数器并进行实验。

将十进制计数器的CP U端接计数脉冲，CO端接入六进制计数器的CP U端，经测试可实现

００－５９累加计数。

六、实验心得

这次实验主要是测试验证一些常用的计数器的功能，让我真真正正的在实践中体会到了课本里的理论知识，由于课本上的知识太多，平时课间的学习并不能很好的理解和运用各个元件的功能，平时看课本时，有时问题老是弄不懂，做完实验后，那些问题就迎刃而解了。而且还可以记住很多东西。比如一些计数器的功能及其应用，通过动手实践让我们对各个元件映象深刻。所以在这次实验过程中，我了解了很多计数器的功能，并且对于其在电路中的使用有了更多的认识。通过实验，加强了我的动手、思考和解决问题的能力。

但在这次实验中我们遇到了一些难题，就是在街线路时心里想着这样的接法可以行得通，但实际接上电路，总是实现不了，因此耗费在这上面的时间用去很多。

总的来说还是收获蛮大的，就是让我知道计数器除了计数功能外，还有一些附加功能，如异步复位、预置数、保持。虽然计数器产品一般只有二进制和十进制两种，有了这些附加功能，我们就可以方便地用我们可以得到的计数器来构成任意进制的计数器。

实验六计数器及其应用

实验六计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器二、实验原理 1、用D触发器构成异步二进制加／减计数器图1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T'触发器，再由低位触发器的Q端和高一位的CP端相连接。图1 四位二进制异步加法计数器 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图2所示。图2 CC40192引脚排列及逻辑符号图中LD—置数端 CP U —加计数端 CP D —减计数端

CO—非同步进位输出端BO—非同步借位输出端 D 0、D 1 、D 2 、D 3 —计数器输入端 Q 0、Q 1 、Q 2 、Q 3 —数据输出端 CR—清除端 CC40192（同74LS192，二者可互换使用）的功能如表9－1，说明如下：表9－1 3、计数器的级联使用图3是由CC40192利用进位输出CO控制高一位的CP U 端构成的加数级联图。图3 CC40192级联电路 4、实现任意进制计数 (1) 用复位法获得任意进制计数器假定已有N进制计数器，而需要得到一个M进制计数器时，只要M＜N，用复位法使计数器计数到M时置“0”，即获得M进制计数器。如图4所示为一个由CC40192 十进制计数器接成的6进制计数器。 (2) 利用预置功能获M进制计数器图4 六进制计数器

三、实验设备与器件 1、＋5V直流电源 2、双踪示波器 3、连续脉冲源 4、单次脉冲源 5、逻辑电平开关 6、逻辑电平显示器 7、译码显示器 8、 CC4013×2（74LS74）、CC40192×3（74LS192）、CC4011（74LS00） CC4012（74LS20）四、实验内容 1、用CC4013或74LS74 D触发器构成4位二进制异步加法计数器。 (1) 按图9－1接线，R D 接至逻辑开关输出插口，将低位CP 端接单次脉冲源，输出端Q 3、Q 2 、Q 3 、Q 接逻辑电平显示输入插口，各S D接高电平“1”。 (2) 清零后，逐个送入单次脉冲，观察并列表记录 Q 3～Q 状态。 (3) 将单次脉冲改为1HZ的连续脉冲，观察Q 3～Q 的状态。 (4) 将1Hz的连续脉冲改为1KHz，用双踪示波器观察CP、Q 3、Q 2 、Q 1 、Q 端波形，描绘之。 5) 将图9－1电路中的低位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容2)，3)，4)进行实验，观察并列表记录Q 3～Q 的状态。 2、测试CC40192或74LS192同步十进制可逆计数器的逻辑功能 (1) 清除：CR=1 (2) 置数：CR＝0，数据输入端输入任意一组二进制数，令LD= 0，观察计数译码显示输出。 (3) 加计数：CR＝0，LD＝CP D ＝1，CP U 接单次脉冲源。 (4) 减计数：CR＝0，LD＝CP U ＝1，CP D 接单次脉冲源。 3、图9－3所示，用两片CC40192组成两位十进制加法计数器，输入1Hz连续计数脉冲，进行由00—99累加计数，记录之。 4、按图4电路进行实验，记录之。

集成计数器及寄存器的运用实验报告

电子通信与软件工程系2013-2014学年第2学期《数字电路与逻辑设计实验》实验报告 --------------------------------------------------------------------------------------------------------------------- 班级: 姓名: 学号: 成绩: 同组成员: 姓名: 学号: --------------------------------------------------------------------------------------------------------------------- 一、实验名称:集成计数器及寄存器的运用二、实验目的: 1、熟悉集成计数器逻辑功能与各控制端作用。 2、掌握计数器使用方法。三、实验内容及步骤: 1、集成计数器74LS90功能测试。74LS90就是二一五一十进制异步计数器。逻辑简图为图8、1所示。四、五、图8、1 六、 74LS90具有下述功能: ·直接置0(1)0(2)0(.1)R R ,直接置9(S9(1,·S,.:,＝1) ·二进制计数(CP 、输入QA 输出) ·五进制计数(CP 2输入Q D Q C Q B 箱出) ·十进制计数(两种接法如图8.2A 、B 所示) ·按芯片引脚图分别测试上述功能,并填入表 8、1、表8、2、表8、3中。

图8、2 十进制计数器 2、计数器级连分别用2片74LS90计数器级连成二一五混合进制、十进制计数器。 3、任意进制计数器设计方法采用脉冲反馈法(称复位法或置位法)。可用74LS90组成任意模(M)计数器。图8、3就是用74LS90实现模7计数器的两种方案,图(A)采用复位法。即计数计到M异步清0。图(B)采用置位法,即计数计到M一1异步置0。图8、3 74LS90 实现七进进制计数方法（1）按图8、3接线,进行验证。（2）设计一个九进制计数器并接线验证。（3）记录上述实验的同步波形图。四、实验结果:

计数器的设计实验报告

计数器的设计实验报告篇一：计数器实验报告实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是

CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－ 9－1 CC40192引脚排列及逻辑符号图中LD—置数端CPU—加计数端CPD —减计数端CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3 —计数器输入端 Q0、Q1、Q2、Q3 —数据输出端CR—清除端 CC40192的功能如表5－9－1，说明如下：表5－9－1 当清除端CR为高电平“1”时，计数

器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3 置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CPD 接高电平，计数脉冲由CPU 输入；在计数脉冲上升沿进行8421 码十进制加法计数。执行减计数时，加计数端CPU接高电平，计数脉冲由减计数端CPD 输入，表5－9－2为8421 码十进制加、减计数器的状态转换表。加法计数表5－9－减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位

实验五时序逻辑电路实验报告计数器

实验五时序逻辑电路实验一、实验目的 1．掌握同步计数器设计方法与测试方法。 2．掌握常用中规模集成计数器的逻辑功能和使用方法。二、实验设备 1．直流稳压电源、信号源、示波器、万用表、面包板 2．74LS190、74LS393、74LS04 3．1kΩ电阻、发光二极管三、实验原理 1．计数器计数器不仅可用来计数，也可用于分频、定时和数字运算。在实际工程应用中，一般很少使用小规模的触发器组成计数器，而是直接选用中规模集成计数器。 2．(1) 四位二进制（十六进制）计数器74LS161（74LS163） 74LSl61是同步置数、异步清零的4位二进制加法计数器，其功能表见表5.1。 74LSl63是同步置数、同步清零的4位二进制加法计数器。除清零为同步外，其他功能与74LSl61相同。二者的外部引脚图也相同，如图5.1所示。表5.1 74LSl61（74LS163）的功能表 3．集成计数器的应用——实现任意M进制计数器一般情况任意M进制计数器的结构分为3类，第一类是由触发器构成的简单计数器。第二类是由集成二进制计数器构成计数器。第三类是由移位寄存器构成的移位寄存型计数器。第一类，可利用时序逻辑电路的设计方法步骤进行设计。第二类，当计数器的模M较小时用一片集成计数器即可以实现，当M较大时，可通过多片计数器级联实现。两种实现方法：反馈置数法和反馈清零法。第三类,是由移位寄存器构成的移位寄存型计数器。 4．实验电路：十进制计数器

六进制扭环计数器具有方波输出的六分频电路图5.1 74LS161（74LS163）外部引脚图四、实验内容及步骤 1．集成计数器实验（1）按电路原理图使用中规模集成计数器74LS163和与非门74LS00，连接成一个同步置数或同步清零十进制计数器，并将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。（2）根据电路图，首先用D触发器74LS7474构成一个不能自启的六进制扭环形计数器，同样将输出连接至数码管或发光二极管。然后使用单次脉冲作为触发输入，观察数码管或发光二极管的变化，记录得到电路计数过程和状态的转换规律。注意观察电路是否能自启，若不能自启，则将电路置位有效状态。接下来再用D触发器74LS7474构成一个能自启的六进制扭环形计数器，重复上述操作。 2．分频实验同步置数法同步清零法

实验七计数器及其应用学生版

实验七计数器及其应用一、实验目的 1．学习用集成触发器构成计数器的方法 2．掌握中规模集成计数器的使用方法及功能测试方法 3．运用集成计数器构成1∕N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数器的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数电路。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、用D触发器构成异步二进制加∕减计数器图7-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D触发器接成T′触发器，再由低位触发器的Q端和高一位的CP端相连接。图7-1 若将图7-1稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器三、实验内容 1．用74LS74触发器构成4位二进制一步加法计数器。 (1)按图7-1连接，R D接至逻辑开关输出插口，将低位CP O端接单次脉冲源，输出端Q3、Q2、Q1、Q0接逻辑电平显示输入插口。 (2)清零后，逐个送入单次脉冲，观察并列表记录Q3～Q0状态。 (3)将图7-1电路中的底位触发器的Q端与高一位的CP端相连接，构成减法计数器，按实验内容（2）、（3）进行实验，构成并列表记录Q3～Q0的状态。

实验十一同步计数器的逻辑功能测试及应用

实验十一计数器74LS161的逻辑功能测试及应用一、实验目的 1、熟悉集成计数器触的逻辑功能和各控制端作用。 2、掌握集成计数器逻辑功能测试方法。 3、掌握计数器使用方法。二、实验设备与器件 1、实验设备：DLBS系列数字逻辑实验箱1个，MF47型万用表１台。 2、实验器件：74LS161集成同步计数器×2片，四二输入与非门74LS00×1块。三、实训器件说明 1、 74LS161集成同步计数器 74LS161是一种同步四位二进制同步加法计数器，计数范围是0～15，具有异步清零、同步置数、保持和二进制加法计数等逻辑功能。图11.1所示为74LS161的管脚图和逻辑功能示意图。图中CR端是异步清零控制端，当CR=0时，输出Q3Q2Q1Qo全为零，实现异步清除功能。LD是同步置数控制端，当CR=1，LD=0，且CP=CP↑时，输出 Q3Q2Q1Qo=D3D2D1Do,实现同步预置数功能。CTP和CTT是计数控制端，CP是上升沿有效的时钟脉冲输入端，D0～D3是并行数据输入端，Q0～Q3是计数输出端，CO是进位输出端，且进位输出信号CO=CTt=Q3Q2Q1Qo ，它可以用来实现电路的级联扩展。 74LS161的逻辑功能如表6.9所示。表中各控制输入端按优先级从高到低的次序排列，依次为CR、LD、CTp和CTt，其中CR优先级最高。计数输出Q3为最高位，Qo为最低位。

由表6.9可知，74LS161具有以下逻辑功能：（1）异步清零。当CR=0时，计数器清零，与CP脉冲无关，所以称为异步清零。（2）同步置数。当CR=1，LD=0 ，CP脉冲上升沿到来时，并行输入数据D3—Do被置入计数器，计数器输出为D3D2D1Do 。由于置数发生在脉冲CP上升沿时段，故称为同步置数。（3）保持功能。当CR=LD=1，且CTp?CTt=0时，输出Q3Q2Q1Qo=Q3Q2Q1Qo。保持不变。（4）计数功能。当CR=LD=CTp=CTt=1时，且CP=CP↑时，计数器处于计数状态才开始加法计数，实现计数功能。随着CP脉冲上升沿的到来，计数器对CP脉冲进行二进制加法计数，每来一个CP脉冲，计数值加“1”。当计数值达到15 时，进位输出CO为“1”。 2、由74LS161同步计数器构成任意（N）进制计数器方法（1）直接清零法直接清零法是利用芯片的复位端CR和与非门，将N所对应的输出二进制代码中等于“1”的输出端，通过与非门反馈到集成芯片的复位端CR，使输出回零。例如，用74LS161芯片构成十进制计数器电路如图11.2所示。（2）预置数法预置数法是利用芯片的预置数端LD和预置输入端D3D2D1Do，因74LS161芯片的LD是同步预置数端，所以只能采用N-1值反馈法，其计数过程中不会出现过渡状态。例如图10.3所示的七进制计数器电路。

实验三单片机定时计数器实验

实验三单片机定时/计数器实验 1、实验目的 1、学习计数器的使用方法。 2、学习计数器程序的编写。 3、学习定时器的使用方法。 4、学习定时器程序的编写。 5、熟悉汇编语言 2、实验说明 1、8051内部定时计数器T0，按计数器模式和方式1工作，对P3.4（T0）引脚进行计数。将其数值按二进制数在P1口驱动LED灯上显示出来。 2、用CPU内部定时器中断方式计时,实现每一秒钟输出状态发生一次反转 3、实验仪器和条件计算机伟福实验箱（lab2000P） 4、实验内容 1、8051内部定时计数器T0，按计数器模式和方式1工作，对P3.4（T0）引脚进行计数。将其数值按二进制数在P1口驱动LED灯上显示出来。 2、外部事件计数脉冲由P3.4引入定时器T0。单片机在每个机器周期采样一次输入波形，因此单片机至少需要两个机器周期才能检测到一次跳变。这就要求被采样电平至少维持一个完整的机器周期，以保证电平在变化之前即被采样。同时这就决定了输入波形的频率不能超过机器周期频率。 3、用CPU内部定时器中断方式计时,实现每一秒钟输出状态发生一次反转 4、定时器有关的寄存器有工作方式寄存器TMOD和控制寄存器TCON。TMOD

用于设置定时器/计数器的工作方式0-3，并确定用于定时还是用于计数。TCON 主要功能是为定时器在溢出时设定标志位，并控制定时器的运行或停止等。 5、在例程的中断服务程序中，因为中断定时常数的设置对中断程序的运行起到关键作用，所以在置数前要先关对应的中断，置数完之后再打开相应的中断。五、思考题 1、使用其他方式实现本实验功能； 2、改为门控方式外部启动计数； 3、如果改为定时间隔为200us，如何改动程序； 4、使用其他方式实现本实验功能，例如使用方式1，定时间隔为10ms，如何改动程序。六、源程序修改原理及其仿真结果思考题一：使用其他方式实现本实验功能方法一： movTMOD, #00000100b;方式0,记数器 movTH0, #0 movTL0, #0 setbTR0;开始记数;由于方式0的特点是计数时使用TL0的低五位和八位 TH0，故用加法器a用“与”（ANL）取TL0的低五位，再用yiwei子程序实现TH0的低三位变为高三位与TL0相加，这样赋给P1时就是八位计数的结果。 Loop: mova,TL0 anla,#1fh

实验四计数器及其应用

实验四计数器及其应用一、实验目的 l、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成l位分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 l、用D触发器构成异步二进制加／减计数器图4-1是用四只D触发器构成的四位二进制异步加法计数器，它的连接特点是将每只D 触发器接成T’触发器，再由低位触发器的Q端和高—位的CP端相连接。图4-1 四位二进制异步加法计数器若将图4-l稍加改动，即将低位触发器的Q端与高一位的CP端相连接，即构成了一个4位二进制减法计数器。 2、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，具引脚排列及逻辑符号如图4-2所示。

图4-2 CC40192引脚排列及逻辑符号图中LD一置数端CP L一加计数端CP D一减计数端 CO一非同步进位输出端BO一非同步借位输出端 D0、D1、D2、D3一计数器输入端 Q0、Q1、Q2、Q3一数据输出端CR一清除端 CC40192(同74LS192，二者可互换使用)的功能如表4-1，说明如下：表4-1 当清除端CR为高电平“1”时，计数器直接清零；CR置低电平则执行其它功能。当CR为低电平，置数端LD也为低电平时，数据直接从置数端D0、D1、D2、D3置入计数器。当CR为低电平，LD为高电平时，执行计数功能。执行加计数时，减计数端CP D接高电平，计数脉冲由CP U输入;在计数脉冲上升沿进行842l码十进制加法计数。执行减计数时，加计数端CPu接高电平，计数脉冲由减计数端CP D输入，表4-2为8421码十进制加、减计数器的状态转换表。表4-2 3、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位(或借位)输出端，故可选用其进位(或借位)输出信号驱动下一级计数器。图4-3是由CC40192利用进位输出CO控制高一位的CP U端构成的加数级联图。

实验报告五定时器计数器实验

信息工程学院实验报告课程名称：微机原理与接口技术Array 实验项目名称：定时器/计数器实验实验时间：班级：姓名：学号：一、实验目的 1. 掌握8254 的工作方式及应用编程。 2. 掌握8254 典型应用电路的接法。二、实验设备 PC 机一台、TD-PITD+实验系统一套。三、实验原理 8254 是Intel 公司生产的可编程间隔定时器。是8253 的改进型，比8253 具有更优良的性能。8254 具有以下基本功能：（1）有 3 个独立的16 位计数器。（2）每个计数器可按二进制或十进制（BCD）计数。（3）每个计数器可编程工作于 6 种不同工作方式。（4）8254 每个计数器允许的最高计数频率为10MHz（8253 为2MHz）。（5）8254 有读回命令（8253 没有），除了可以读出当前计数单元的内容外，还可以读出状态寄存器的内容。（6）计数脉冲可以是有规律的时钟信号，也可以是随机信号。计数初值公式为： n=f CLKi ÷f OUTi、其中f CLKi 是输入时钟脉冲的频率，f OUTi 是输出波形的频率。图5-1 是8254 的内部结构框图和引脚图，它是由与CPU 的接口、内部控制电路和三个计数器组成。8254 的工作方式如下述：（1）方式0：计数到0 结束输出正跃变信号方式。（2）方式1：硬件可重触发单稳方式。（3）方式2：频率发生器方式。（4）方式3：方波发生器。（5）方式4：软件触发选通方式。（6）方式5：硬件触发选通方式。

图5-1 8254 的内部接口和引脚 8254 的控制字有两个：一个用来设置计数器的工作方式，称为方式控制字；另一个用来设置读回命令，称为读回控制字。这两个控制字共用一个地址，由标识位来区分。控制字格式如表5-1~5-3 所示。表5-1 8254 的方式控制字格式表5-2 8254 读出控制字格式表5-3 8254 状态字格式 8254 实验单元电路图如下图所示：

实验5 定时计数器实验

实验5 定时/计数器实验（1）实验1现象：第一秒钟L1、L3亮，第二秒钟L2、L4亮，第三秒钟L5、L7亮，第四秒钟L6、L8亮，第五秒钟L1、L3、L5、L7亮，第六秒钟L2、L4、L6、L8亮，第七秒钟八个二极管全亮，第八秒钟全灭，以后又从头开始，……一直循环下去。（2）实验程序注释 ORG 4000H 设置程序起始地址 LJMP START ORG 401BH 设置中断端口 LJMP IT11 跳转到中断程序 ORG 4100H 设置主程序起始地址 START:MOV A,#05H 将5传送到累加器A MOV R1,#03H 将3传送到R1 MOV R0,#0AH 将10传送到R0 ANL TMOD,#0FH ORL TMOD,#10H 设置TMOD的初值 MOV TL1,#0AFH MOV TH1,#3CH 设置计数初值 MOV IE,#88H 设置IE的值 SETB TR1 设置TR1的初值为1，启动定时器1的运行LOOP1:CJNE R0,#00H,DISP R0不等于0时转移到DISP MOV R0,#0AH 将10传送到R0，实现定时 INC R1 R1加1，以在后面输出不同的显示码转换LED的闪亮模式 CJNE R1,#0BH,LOOP2 R1不等于11时转移到LOOP2（设置了10种显示模式） MOV R1,#03H 将3传送到R1，重新设定R1的初值 LOOP2:MOV A,R1 将R1的值传送到累加器A MOVC A,@A+PC 将（A+PC）单元的值传送到A，即将显示码传送到A LJMP DISP 转移到DISP DB 0FAH,0F5H,0AFH,5FH,0AAH,55H,00H,0FFH 显示码 DISP:MOV P1,A将A的值传送到P1口，即将显示码传送到P1口JMP LOOP1 转移到LOOP1，继续循环 IT11:CLR TR1 以下是中断程序，本行命令是将TR1设置为0，即关闭定时器R1 DEC R0 R0减1，实现定时 MOV TL1,#0AFH MOV TH1,#3CH 设置计数器的初始值，以实现定时时间 SETB TR1 将TR1设置为1，即启动定时器R1 RETI 跳转回主程序 END 1、实验2 ORG 4000H LJMP START ORG 401BH LJMP IT11 PORT EQU 0CFA8H ORG 4100H

实验九-可逆计数器的功能测试及应用电路

实验九可逆计数器的功能测试及应用电路实验目的：（1）掌握可逆计数器74LS191、74LS191、74LS192、74LS193的逻辑功能及使用方法。（2）熟悉可逆计数器实现任意进制的数码倒计时电路的工作原理。实验仪器与器件：实验箱一个；双踪示波器一台；稳压电源一台；函数发生器一台。 74LS191、74LS191、74LS191或74HC48、74LS00和74LS04。实验内容： 1测试74LS190和74LS191的逻辑功能，并用数码管显示，验证是否与表2-9-4一致，分别画出各单元的电路图，写出各自的状态实验原理：单时钟74LS191二进制同步加/减计数器的功能表如下：表2-9-4 单时钟74LS191二进制同步加/减计数器的功能表单时钟74LS191二进制同步加/减计数器是十进制的，其他功能与74LS191一样。它的有效状态为0000~1001. 实验电路：如图所示是减计数时当计数器的状态变为0时的电路状态：RCO=0，MAX/=1； MIN

实验现象与结果：该结果是当CTEN =0，D L =1，D U /=1时，A B C D Q Q Q Q 的波形图；该结果是当CTEN =0，D L =1，D U /=1时， RCO 与MIN MAX /的波形图

需要说明的是：当CTEN= D L=1时，电路保持原来的状态。 2测试74LS192和74LS193的逻辑功能，并用数码管显示，验证是否与表2-9-3及2-9-5一致。画出测试电路图。实验原理：双时钟74LS192同步十进制可逆计数器的功能表如下表所示，74LS192是十进制计数器。表2-9-3双时钟74LS192同步十进制可逆计数器的功能表输入输出工作状态 U CP UP D CP DOW N CLR D L DCBA A B C D Q Q Q Q U TC D TC ＊＊H H ＊＊＊＊0000 H H 异步清零＊＊L L 1001 1001 H H 异步置数 H ↑L H ＊＊＊＊1001→ 0001→ 0000H H H L 减法计数 ↑H L H ＊＊＊＊0000→ 1000→ 1001H L H H 加法计数双时钟74LS193二进制同步加/减法计数器的功能表如下表所示，74LS193是一个十六进制的计数器。

实验五计数器的设计实验报告

实验五计数器的设计——实验报告邱兆丰 15331260 一、实验目的和要求 1．熟悉JK触发器的逻辑功能。 2．掌握用JK触发器设计同步计数器。二、实验仪器及器件 1、实验箱、万用表、示波器、 2、74LS73，74LS00，74LS08，74LS20 三、实验原理 1．计数器的工作原理递增计数器----每来一个CP，触发器的组成状态按二进制代码规律增加。递减计数器-----按二进制代码规律减少。双向计数器-----可增可减，由控制端来决定。 2．集成J-K触发器74LS73 ⑴符号：图1 J-K触发器符号

⑵功能：表1 J-K触发器功能表 ⑶状态转换图：图2 J-K触发器状态转换图

⑷特性方程： ⑸注意事项： ①在J-K触发器中，凡是要求接“1”的，一定要接高电平（例如5V），否则会出现错误的翻转。 ①触发器的两个输出负载不能过分悬殊，否则会出现误翻。 ② J-K触发器的清零输入端在工作时一定要接高电平或连接到实验箱的清零端子。3．时序电路的设计步骤内容见实验预习。四、实验内容 1．用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP和各输出波形。2．用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP和各输出波形。3．设计一个仿74LS194 4．用J-K触发器和门电路设计一个特殊的12进制计数器，其十进制的状态转换图为：5.考虑增加一个控制变量D，当D=0时，计数器按自定义内容运行，当D=1时，反方向运行五、实验设计及数据与处理实验一

16进制异步计数器设计原理：除最低级外，每一级触发器用上一级触发器的输出作时钟输入，JK都接HIGH，使得低一级的触发器从1变0时高一级触发器恰好接收下降沿信号实现输出翻转。实验二 16进制同步计数器设计原理：除最低级外，每一级的JK输入都为所有低级的输出的“与”运算结果实验三仿74LS194 设计原理：前两个开关作选择端输入，下面四个开关模仿预置数输入，再下面两个开关模仿左移、右移的输入，最后一个开关模仿清零输入。四个触发器用同一时钟输入作CLK输入。用2个非门与三个与门做成了一个简单译码器。对于每一个触发器，JK输入总为一对相反值，即总是让输入值作为输出值输入。对于每一个输入，当模式“重置”输出为1时，其与预置值结果即触发器输入；当模式“右移”、“左移”输出为1时，其值为上一位或下一位对应值；当各模式输出均为0时各触发器输入为0，使输出为0。实验四设计原理：在12进制同步计数器中，输出的状态只由前一周期的状态决定，而与外来输入无关，因此目标电路为Moore型。而数字电路只有0和1两种状态，因此目标电路要表达12种状态需

实验五 74LS90计数器及其应用

实验五 74LS90计数器及其应用吴宇 2009302301 9294 一、实验目的（1）熟悉常用中规模计数器的逻辑功能。（2）掌握二进制计数器和十进制计数器的工作原理和使用方法（3）熟练掌握利用74LS90计数器设计其他进制计数器的方法二、实验设备数字电路实验箱，数字万用表，74LS90，函数信号发生器，74LS47及数码管三、实验原理计数是一种最简单的基本运算，计数器在数字系统中主要是对脉冲信号个数进行计数，以实现测量、计数和控制功能，同时兼有分频的功能。计数器按计数进制分有二进制计数器，十进制计数器和任意进制计数器；按技术单元中触发器所接受计数脉冲和翻转顺序分有异步计数器、同步计数器；按计数供能分忧加法计数器，减法计数器，可逆计数器等。 1. 异步清零二——五——十进制异步计数器 74LS90 74LS90是一块二五十进制异步计数器，外形为双列直插。计数脉冲由单次脉冲源提供，如果从1CP 端输入，从0Q 端输出，则是二进制计数器；如果从2CP 端输入，从321Q Q Q 输出，则是异步五进制加法计数器。四、实验内容 (1).用74LS90实现十进制，并用数码管显示用BCD8421码实现十进制，时钟信号从1CP 端输入，0Q 端为最低位输出信号，并作为进位信号输入2CP 端，321Q Q Q 输出，由高到低排列。

十进制仿真实现图： (2).用74LS90实现六进制，并用数码管显示复位法：原理：先将74LS90连成十进制，然后连出进位信号至复位端进位。即当输出为0110时，输出复位信号。可以把21Q Q 练到0102R R 得到复位信号，仿真如图：六进制仿真实现图：

实验五计数器的设计

实验五计数器的设计姓名：zht 学号：班级：15自动化日期：2016/11/11

目录一、实验内容 (3) 二、设计过程、逻辑图及仿真 (4) ①设计过程 (4) ②逻辑图及仿真 (5) 三、实验数据及总结 (8) ①实验数据 (8) ②总结 (10)

一、实验内容 1.用JK触发器设计一个16进制异步计数器，用逻辑分析仪观察CP 和各输出的波形。 2.用JK触发器设计一个16进制同步计数器，用逻辑分析仪观察CP 和各输出的波形。 3.用JK触发器和门电路设计一个特殊的12进制同步计数器，其十进制的状态转换为从01依次计数到12，再回到01开始新一轮计数。实验仪器： 1.实验箱，示波器。 2.器件：74LS73，74LS00，74LS08，74LS20

二、设计过程、逻辑图及仿真 ①设计过程： 1.异步计数器是将CLK应用于第一个JK触发器的时钟输入上，然后将输出Q接入后一个JK触发器的时钟输入，后面的连接方式都是由前一个JK触发器的输出Q作为后一个JK触发器的时钟输入。异步计数器的原理是由于实验箱上的JK触发器是下降沿触发，第一个JK触发器的输出Q1每一个时钟周期变化一次，即经过两个时钟周期后Q1经过了一个周期。同理，由于第一个JK触发器的输出Q1是第二个的时钟输入，所以经过两个Q1周期后第二个JK触发器的输出Q2经过了一个周期，即每四个时钟周期的时间Q2经过一个周期。以此类推，则第三个JK触发器的输出Q3的周期是时钟周期的八倍，第四个JK 触发器的输出Q4是时钟周期的十六倍，因而Q4、Q3、Q2、Q1组成了一个16进制计数器。该计数器的缺点是由于传输延迟会在其中积累，会限制计数器按时钟运行的速度。 2.同步计数器将CLK应用于每个JK触发器的时钟输入上。第一个JK 触发器的输出Q连接到第二个JK触发器的J和K。此后前一个JK触发器的输出和后一个JK触发器的输出经过与门后共同作为再后一个JK触发器的J和K输入。如此一来，第二个JK触发器的J、K输入由第一个JK触发器的输出Q1控制，时钟每变化两个周期Q1会变化一个周期，而只有当Q1为0时第二个触发器在经过时钟下降沿时才会使输出Q2的状态发生改变，即Q2的周期为Q1的两倍，时钟周期的四倍。接着由于Q1和Q2经过与门后作为第三个触发器的J、K输

实验七计数器及其应用

实验七计数器及其应用 The Standardization Office was revised on the afternoon of December 13, 2020

实验七计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法 3、运用集成计数计构成1/N分频器二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图7－1

图7－1 CC40192引脚排列及逻辑符号图中 LD —置数端 CP U —加计数端 CP D —减计数端 CO —非同步进位输出端 BO —非同步借位输出端 D 0、D 1、D 2、D 3 —计数器输入端 Q 0、Q 1、Q 2、Q 3 —数据输出端 CR —清除端 CC40192（同74LS192，二者可互换使用）的功能如表7－1，说明如下：表7－1 当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表9－2为8421码十进制加、减计数器的状态转换表。表7－2 加法计数

西工大数电实验报告——计数器及其应用

计数器及其应用班级：03051001班学号：姓名：同组成员：一、实验目的 1. 熟悉常用中规模计数器的逻辑功能。 2. 掌握二进制计数器和十进制计数器的工作原理和使用方法。 3. 运用集成计数器构成1/N 分频器。二、实验设备数字电路试验箱、函数信号发生器、数字双踪示波器、74LS90 三、实验原理计数是一种最简单基本运算，计数器在数字系统中主要是对脉冲的个数进行计数，以实现测量、计数和控制的功能，同时兼有分频功能。计数器按计数进制有：二进制计数器，十进制计数器和任意进制计数器；按计数单元中触发器所接收计数脉冲和翻转顺序分有：异步计数器，同步计数器；按计数功能分有：加法计数器，减法计数器，可逆（双向）计数器等。目前，TTL 和CMOS 电路中计数器的种类很多，大多数都具有清零和预置功能，使用者根据器件手册就能正确地运用这些器件。实验中用到异步清零二-五-十进制异步计数器74LS90。 74LS90是一块二-五-十进制异步计数器，外形为双列直插，引脚排列如图（1）所示，逻辑符号如图（2）所示，图中的NC 表示此脚为空脚，不接线，它由四个主从JK 触发器和一些附加门电路组成，其中一个触发器构成一位二进制计数器；另三个触发器构成异步五进制计数器。在74LS90计数器电路中，设有专用置“0”端 ) 1(0R 、 ) 2(0R 和置“9”端 ) 1(9S 、 ) 2(9S 。其中 ) 1(0R 、 ) 2(0R 为两个异步清零端， ) 1(9S 、 ) 2(9S 为两个异步置9端，CP1、CP2为两个时钟输入端，Q0~Q3为计数输出端，74LS90的功能表见表（1），由此可知：当R1=R2=S1=S2=0时，时钟从CP1引入，Q0输出为二进制；时钟从CP2引入，Q3输出为五进制；时钟从CP1引入，而Q0接CP2 ，即二进制的输出

实验五电子计数器的使用

实验五电子计数器的使用网络学院14电子信息1.2 班实验日期2016 年月日一、实验目的 1、通过本实验，能够大致了解计数器的原理，熟悉计数器面板上的开关和旋钮的作用。初步学会计数器的一般使用方法。 2、进一步理解计数器的工作原理。 3、熟练掌握计数器测量频率、周期、频率比的方法。二、原理与说明 1、计数器是一种综合性的电信号特性测试仪。用它可以直接显示出电信号的脉冲数等。 2、信号发生器是产生各种波形的信号电源。常用的有正弦信号发生器、方波信号发生器、脉冲信号发生器等。信号电源的频率（周期）和输出辐值一般可以通过开关和旋钮加以调节。三、仪器设备 1、计数器， 1台； 2、函数信号发生器， 1台；四、任务与方法 1、熟悉计数器的各主要开关和旋钮的作用。电子计数器测量频率、周期及时间间隔等的工作原理是相似的，所用主要部件也基本相同。因此，一般都制成通用仪器，使用这种通用仪器，可以很方便地测量信号的频率、周期、时间间隔、脉冲宽度、频率比等，若配置必要的插件，还可用来测量信号的相位、电压等。如图1所示为SP100B型电子计数器图。图1 电子计数器面板图主要特点：（1）单片机控制（2）等精度测量（3）测量速度20次／秒（4）高性价比，高可靠性

（5）PPM测量时F0可任意设置（6）晶体行业专用PPM调频计（7）A通道具有低通滤波器和20倍衰减功能（8）10位LED显示（8位数据位，2位指数值）（9）新型导电橡胶轻触式按键，外形美观大方主要技术指标：图2 计数器的主要技术指标 2、使用信号发生器和计数器进行测周和测频（1）调节函数信号发生器的信号源，使其输出信号频率为10KHZ、电压峰-峰值为2V的正弦波，按下“FREQ”(测频)键，按下“PER”（侧周）键，依次调节主门时间，将测量结果记录于下表：（2）改变信号源输出频率，多次测量，将测量结果记录下来。五、注意事项在大致了解计数器、信号发生器的使用方法以及各旋钮和开关的作用之后，再动手操作。使用这些仪器时，旋动各旋钮和开关不要用力过猛。

实验四_4_位计数器设计

实验四4 位计数器设计 1. 实验目的学习quartusii 和modelsim 的使用方法；学习原理图和veriloghdl 混合输入设计方法; 掌握4位计数器设计的设计及仿真方法。 2. 实验原理设计其中的计数器模块CNT4E和数码管译码驱动模块DECL7S勺verilogHDL代码，并作出整个系统仿真。 2.1 4位计数器模块代码 module CNT4B(out, CLK, RST); // output out; // in put CLK, RST; // reg [3:0] out; // always (posedge CLK or n egedge RST) // begin if(!RST) // out <= 4'dO; else out <= out + 1; // end en dmodule 低电平复位每一个clk计数效果图: 定义模块名和各个端口定义输出端口定义输入时钟和复位定义四位计数器上升沿时钟和下降沿复位

2.2七段数码管代码 module segled(out1,a); // in put [3:0]a; // output [6:0]out1; // reg [6:0]out1; //reg always(a) // begin case(a) //case 4'b0000:out1<=7'b0111111; 4'b0001:out1<=7'b0000110; 4'b0010:out1<=7'b1011011; 4'b0011:out1<=7'b1001111; 4'b0100:out1<=7'b1100110; 4'b0101:out1<=7'b1101101; 4'b0110:out1<=7'b1111101; 4'b0111:out1<=7'b0000111; 4'b1000:out1<=7'b1111111; 4'b1001:out1<=7'b1101111; 4'b1010:out1<=7'b1110111; 4'b1011:out1<=7'b1111100; 4'b1100:out1<=7'b0111001; 4'b1101:out1<=7'b1011110; 4'b1110:out1<=7'b1111001; 4'b1111:out1<=7'b1110001; endcase end en dmodule // 模块结束效果图：定义模块名和输入输出端口输入一个3位矢量输出一个6位矢量型变量用于always语句语句用于选择输出 CNT4B：b2v inst 敏感信号a

计数器实验报告

实验4 计数器及其应用一、实验目的 1、学习用集成触发器构成计数器的方法 2、掌握中规模集成计数器的使用及功能测试方法二、实验原理计数器是一个用以实现计数功能的时序部件，它不仅可用来计脉冲数，还常用作数字系统的定时、分频和执行数字运算以及其它特定的逻辑功能。计数器种类很多。按构成计数器中的各触发器是否使用一个时钟脉冲源来分，有同步计数器和异步计数器。根据计数制的不同，分为二进制计数器，十进制计数器和任意进制计数器。根据计数的增减趋势，又分为加法、减法和可逆计数器。还有可预置数和可编程序功能计数器等等。目前，无论是TTL还是CMOS集成电路，都有品种较齐全的中规模集成计数器。使用者只要借助于器件手册提供的功能表和工作波形图以及引出端的排列，就能正确地运用这些器件。 1、中规模十进制计数器 CC40192是同步十进制可逆计数器，具有双时钟输入，并具有清除和置数等功能，其引脚排列及逻辑符号如图5－9－1所示。图5－9－1 CC40192引脚排列及逻辑符号图中LD—置数端 CP U—加计数端 CP D—减计数端 CO—非同步进位输出端BO—非同步借位输出端 D0、D1、D2、D3—计数器输入端 Q0、Q1、Q2、Q3—数据输出端 CR—清除端

CC40192的功能如表5－9－1，说明如下：表5－9－1 输入输出 CR LD CP U CP D D 3 D 2 D 1 D 0 Q 3 Q 2 Q 1 Q 0 1 × × × × × × × 0 0 0 0 0 0 × × d c b a d c b a 0 1 ↑ 1 × × × × 加计数 0 1 1 ↑ × × × × 减计数当清除端CR 为高电平“1”时，计数器直接清零；CR 置低电平则执行其它功能。当CR 为低电平，置数端LD 也为低电平时，数据直接从置数端D 0、D 1、D 2、D 3 置入计数器。当CR 为低电平，LD 为高电平时，执行计数功能。执行加计数时，减计数端CP D 接高电平，计数脉冲由CP U 输入；在计数脉冲上升沿进行 8421 码十进制加法计数。执行减计数时，加计数端CP U 接高电平，计数脉冲由减计数端CP D 输入，表5－9－2为8421码十进制加、减计数器的状态转换表。表5－9－2 加法计数输入脉冲数 0 1 2 3 4 5 6 7 8 9 输出 Q 3 0 0 0 0 0 0 0 0 1 1 Q 2 1 1 1 1 Q 1 0 0 1 1 0 0 1 1 0 0 Q 0 1 0 1 1 1 1 减计数 2、计数器的级联使用一个十进制计数器只能表示0～9十个数，为了扩大计数器范围，常用多个十进制计数器级联使用。同步计数器往往设有进位（或借位）输出端，故可选用其进位（或借位）输出信号驱动下一级计数器。图5－9－2是由CC40192利用进位输出CO 控制高一位的CP U 端构成的加数级联图。