可测试性设计

边界扫描电路也可用于对板上芯片进行故障检测，但由于这 种测试方法要将所有的并行输入/输出数据串行化，测试向量 将十分长，故此方法一般只用于在板级系统调试时对怀疑失 效的集成电路的测试。 14
Boundary Scan Cells attached to every pin
Test Access Port (TAP) coCore logic
TAP
TDO
Four pin interface drives all tests
TCK TMS
图1 具有边界扫描结构的IC
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PCB
Sh or t t o Vc c
Core logic T AP
So ld er Br id ge
Core logic T AP
TDI
JTAG TAP
7.2.2.1.1 全扫描技术（Full Scan） 全扫描设计就是将电路中的所有触发器用特殊设计的具有扫 描功能的触发器代替，使其在测试时链接成一个或几个移位 寄存器，这样，电路分成了可以分别进行测试的纯组合电路 和移位寄存器，电路中的所有状态可以直接从原始输入和输 出端得到控制和观察。 这样的设计将时序电路的测试生成简化成组合电路的测试生 成，由于组合电路的测试生成算法目前已经比较完善，并且 在测试自动生成方面比时序电路的测试生成容易得多，因此 大大降低了测试生成的难度。 已有的全扫描测试设计技术包括： 1、1975年由日本NEC公司开发的采用多路数据触发器结构的扫描 通路法（Scan Path），其中的时序元件为可扫描的无竞争D 型触发器。采用扫描通路法测试的芯片，必须采用同步时序。
总线结构类似于分块法，在专用IC 可测性设计中十 分有用，它将电路分成若干个功能块，并且与总线相 连。可以通过总线测试各个功能块，改进各功能块的 可测性。但这种方法不能检测总线自身的故障。 特定技术的一个主要困难在于它需要在电路中每个测 试点附加可控的输入端和可观察的输出端，因此增加 了附加的连线。 而后期的DFT 技术——结构化设计方法——则不同， 它对电路结构作总体上的考虑，可以访问电路内部节 点；按照一定的设计规则进行电路设计，只增加了用 于测试的内部逻辑电路，因而具有通用性。
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这种方法采用的技术有机械式分割、跳线和选通门等。 机械式分割是将电路一分为二，这样虽然使测试生成 和故障模拟的工作量减少了7／8，但却不利于系统的 集成，费用也大大地增加；采用跳线的方法会引入大 量的I／O 端口；而选通门的方法需要大量的额外原 始输入、原始输出以及完成选通所必需的模块。
引入测试点是引进电路可测性最直接的方法。其基本 方法是将电路内部难于测试的节点引出，作为测试节 点，在测试时由原始输入端直接控制并由原始输出端 直接观察。如果测试点用作电路的原始输入，则可以 提高电路的可控性；如果测试点用作电路的原始输出， 则可以提高电路的可观察性。在某些情况下，一个测 试点可以同时用作输入和输出。但由于管脚数的限制， 所能引入的测试点是非常有限的。 6
Ad Hoc 技术可用于特殊的电路和单元设计，对具体电路进行 特定的测试设计十分有效，但它不能解决成品电路的测试生 成问题。
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因此，从70 年代中后期起，人们开始采用结构化的测试设计 方法，即研究如何设计容易测试的电路，进而又考虑在芯片 内部设计起测试作用的结构。 这种方法的另外一个优点是能与EDA工具结合，以进行自动设 计。 7.2.1 Ad Hoc 技术 Ad Hoc 技术是一种早期的DFT 技术，它是针对一个已成型的 电路设计中的测试问题而提出的。该技术有分块、增加测试 点、利用总线结构等几种主要方法。 分块法的提出是基于测试生成和故障模拟的复杂程度正比于 电路逻辑门数的三次方，因此，如果将电路分成若干可分别 独立进行测试生成和测试的子块，可以大大缩短测试生成和 测试时间，从而降低测试费用。
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4、由Sperry-Univac 公司在1977 年开发的扫描置入法（Scan／ Set），其中的移位寄位器不在数据通路上，因此不与所有系 统触发器共享。从时序网络内部采样n点后，将采样值用一个 时钟脉冲送到n位移位寄存器中。数据置入后就开始移位，数 据通过扫描输出端扫描输出。同时，移位寄存器中的n位数据 也可置入系统触发器中，用于控制不同的通路，以简化测试。 这就要求系统中有适当的时钟结构。 虽然全扫描设计可以显著地减少测试生成的复杂度和测试费 用，但这是以面积和速度为代价的。近年来，部分扫描 （Partial Scan）方法因为只选择一部分触发器构成移位寄 存器，降低了扫描设计的硬件消耗和测试响应时间而受到重 视。
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7.2.2.1.2 部分扫描技术（Partial Scan）
由于部分扫描方法只选择一部分触发器构成移位寄存器，因 此其关键技术在于如何选取触发器。80 年代起，对部分扫描 的研究主要集中在如何减小芯片面积、降低对电路性能的影 响、提高电路的故障覆盖率和减小测试矢量生成的复杂度等 方面的算法研究，大致可分为以下几类：
第7章
可测试性设计
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常用缩略语：
ATPG ：Automatic Test Pattern Generation ATE ：Automated Test Equipment BIST ：Built In Self Test BSC ：Boundary Scan Cell BSDC ：Boundary Scan Design Compiler CUT ：Chip/Circuit Under Test DC ：Design Compiler DFT ：Design For Testability DRC ：Design Rule Checking HDL ：Hardware Description Language JTAG ：Joint Test Action Group LSSD ：level-sensitive scan design PI ：Primary Input PO ：Primary Output TC ：Test Compiler
TCK TMS TDO T AP Core logic T AP Core logic
Combination Logic
图2 边界扫描电路用于板级芯片测试
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7.2.2.2 内建自测试技术 虽然扫描技术可简化测试生成问题，但由于数据的串行操作， 对电路进行初始化、读出内部状态时需要较长的时间（特别 对于较大的电路），导致测试速度较电路正常工作速度慢， 对电路的正常性能和芯片可靠性的影响较大。为了将每个测 试序列加到被测电路上，取得并分析每个CUT 响应，需要用 复杂的ATE 存贮庞大的测试激励信号和电路响应，而且扫描 技术仅提供静态测试，不能检测出电路中的时序信号；VLSI 芯片行为的复杂和每个管脚上带有的众多门数使得扫描技术 的测试效率并不高。为了弥补扫描技术的不足，提出了内建 自测试的方法。 对数字电路进行测试的过程分为二个阶段：把测试信号发生 器产生的测试序列加到CUT，然后由输出响应分析器检查CUT 的输出序列，以确定该电路有无故障。如果CUT 具有自已产 生测试信号、自己检查输出信号的能力，则称该电路具有内 17 建自测试（BIST）功能。其一般结构如图3所示。
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7.2 DFT的基本概念
测试是通过控制和观察电路中的信号，以确定电路是否正常 工作的过程。
因此，电路的可测试性涉及可控制性和可观察性两个最基本 的概念。 可测性设计（Design For Testability）技术就是试图增加 电路中信号的可控制性和可观察性，以便及时、经济地产生 一个成功的测试程序。 在可测试设计技术发展的早期 ，大多采用特定（Ad 方法。 Hoc）
3、根据简化测试矢量生成来选取触发器。部分扫描设计与全扫 描设计的主要差异在于部分扫描设计只利用了电路的部分触 发器构成移位寄存器，因此，移位寄存器之外的电路仍是时 序的，这部分电路的测试可以采用时序电路的ATPG（自动测 试矢量生成）。但时序电路ATPG的难易程度与时序电路的时 序深度和反馈回路有关，Rajesh Gupta Rajiv 等人提出一种 时序电路的平衡结构——B结构的概念，并给出了如何选取触 发器来构造B结构的算法。应用此算法后得到的剩余电路是一 种平衡结构，可以用改进的组合电路的ATPG产生测试矢量， 减少了测试矢量生成的复杂度，同时可获得较高的故障覆盖 率。 7.2.2.1.3 边界扫描技术（Boundary Scan）
边界扫描法是各IC 制造商支持和遵守的一种扫描设计标准， 主要用于对印刷电路板的测试，它通过提供一个标准的芯片 ／板测试接口简化了印刷电路板的测试，如图1 所示。
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边界扫描结构的标准协议是1988 年由IEEE 和JTAG 合作制定 的，即1149.1 标准。它是在IC 的输入输出引脚处放上边界 扫描单元（BSC），并把这些扫描单元依次连成扫描链，然后 运用扫描测试原理观察并控制元件边界的信号。 在正常工作状态下，通过边界扫描寄存器（BSR）的扫描单元 并行地输入、输出信号。测试时，由BSR串行地存储和读出测 试数据。扫描单元也可以串、并行混合地接收和输出数据。 边界扫描电路主要用于板级测试，检测印刷电路板在加工时 产生的短路、开路、虚焊、漏焊，以及芯片的错焊、漏焊和 故障芯片的检测等故障的检测。并可对板上简单的组合逻辑 电路部分的故障进行检测，如图2所示。
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7.1 引言
为了提高电子系统整机运行的可靠性，降低设计成本， 测试是必不可少的。
一套电子系统的高可靠性是基于构成该系统的各个基本 单元的高可靠性，然而随着系统使用的ASIC电路规模的 增大、复杂程度的提高，芯片的引脚相对门数减少，使 得电路的可控性和可观测性系数降低，电路测试变得十 分复杂和困难，测试生成的费用也呈指数增长，单凭改 进和研究测试生成方法已无法满足对测试的要求。 解决IC 测试问题的根本方法是在作系统设计时就充分考 虑到测试的要求，即在设计阶段就开始考虑如何对电路 进行测试，并将一些实用的可测性技术引入到芯片设计 中，以降低测试生成的复杂性，也就是进行可测性设计。
1、利用可测性测量值选择扫描触发器（一种经验性可测性设计 方法）。该方法利用触发器链入移位寄存器前后的电路的可 测性差异（Testability Difference）来选取对电路的可测 性影响大的触发器组成移位寄存器，从而获得较高的故障覆 盖率和对难测故障的覆盖。
2、根据要求的故障覆盖率选取触发器（针对目标故障的最少触 发器的选取方法）。该方法将未被功能测试矢量测试的电路 组合部分中的故障定义为目标故障，以覆盖全部可测的目标 12 故障为目的，采用频率方法和距离方法来选取最少的触发器。
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7.2.2 结构化设计技术 结构化设计的目的是减少电路的时序复杂性，减轻测试生成 和测试验证的困难程度。 结构化设计方法可以应用到所有的设计中去，并且通常具有 一套设计规则，主要有扫描技术和内建自测试（Built In Self Test —BIST）两种技术。 7.2.2.1 扫描技术 “扫描”是指将电路中的任一状态移进或移出的能力，其特 点是测试数据的串行化。 通过将系统内的寄存器等时序元件重新设计，使其具有扫描 状态输入的功能，可使测试数据从系统一端经由移位寄存器 等组成的数据通路串行移动，并在数据输出端对数据进行分 析，以此提高电路内部节点的可控性和可观察性，达到测试 8 芯片内部的目的。
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2、由IBM 公司在1977年开发的级敏扫描双锁存器设计法 （LSSD）。这是一种被广泛采用的扫描测试技术，主要优点 是系统时钟和数据之间不存在冒险条件，这是由严格的LSSD 设计规则所保证的。它用了比单个锁存器复杂得多的移位寄 存锁存器（Shift Register Latch —SRL），并需要附加多 达4个的输入／输出管脚，其中两个用于测试模式的时钟，一 个用于扫描数据的输入，一个用于扫描数据的输出。 3、由日本富士通公司于1980年开发的随机存取扫描法（Random Access Scan）。在随机存取扫描技术中，SRL和RAM阵列相 类似，即用X-Y地址对每个锁存器进行编码，并直接通过地址 选择变化的SRL，加快了测试过程。但为了保证X-Y编码器的 正确，在系统的集成度上要花更高的代价。