锁相环CD4046应用介绍
MC4046应用
3.1 锁相环CD4046原理及应用3.1.1锁相环路的构成锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PD）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示图1 锁相环路的基本组成框图压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Uc大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo 两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。
这个平均值电压Uc朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
3.1.2CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
锁相环CD4046应用介绍
锁相环CD4046应用介绍锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出U o接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压U d大小决定。
施加于相位比较器另一个输入端的外部输入信号U i与来自压控振荡器的输出信号U o相比较，比较结果产生的误差输出电压UΨ正比于U i和U o两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压U d。
这个平均值电压U d朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
MC4046应用
3.1 锁相环CD4046原理及应用3.1.1锁相环路的构成锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PD）、压控振荡器（VCO）、低通滤波器三部分组成，如图1所示图1 锁相环路的基本组成框图压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Uc大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压Ud正比于Ui和Uo 两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Uc。
这个平均值电压Uc朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO 输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
3.1.2CD4046的引脚排列，采用 16 脚双列直插式，各引脚功能如下：图1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
锁相环4046
cD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V －18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz 下功耗仅为600μW，属微功耗器件。
编辑本段功能CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路入锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
编辑本段图形简介图3图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。
比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。
当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。
从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。
从图中还可知，fout不一定是对称波形。
对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50%（即方波），这样才能使锁定范围为最大。
相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。
它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
锁相环的CD4046应用
一. 实验目的1．加深对锁相环基本工作原理的理解。
2．掌握锁相环同步带、捕捉带的测试方法，增加对锁相环捕捉、跟踪和锁定等概念的理解。
3．掌握集成锁相环芯片NE564的使用方法和典型外部电路设计。
二、实验使用仪器1．NE564锁相和调频实验板2．200MHz泰克双踪示波器3. FLUKE万用表4. 射频信号发生器5. 低频信号源三、实验原理本实验采用的是锁相环来实现调频的功能，锁相环是由鉴相器( PD)、环路滤波器( LF)和电压控制振荡器( VCO)三个基本部件组成。
它它它是一个相位误差控制系统，它将参考信号与输出信号之间的相位进行比较，产生相位误差电工作原理压来调整输出信号的相位，以达到与参考信号同频的目的。
锁相环的构成框图鉴相器是相位比较器，用来比较输入信号错误!未找到引用源。
与压控振荡器输出信号错误!未找到引用源。
的相位，输出电压对应于这两个信号相位差的函数。
环路滤波器是滤除错误!未找到引用源。
高频分量及噪声，以保证环路所要求的性能。
压控振荡器受环路滤波器输出电压错误!未找到引用源。
的控制，使振荡频率向输入信号的频率靠拢，直至两者的频率相同，使得VCO输出信号的相位和输入信号的相位保持某种特定的关系，达到相位锁定的目的。
*判断环路是否锁定的方法在有双踪示波器的情况下，开始时环路处于失锁状态，加大输入信号频率，用双踪示波器观察压控振荡器的输出信号和环路的输入信号，当两个信号由不同步变成同步，且错误!未找到引用源。
时，表示环路已经进入锁定状态。
锁相调频电路在普通的直接调频电路中，振荡器的中心频率稳定度较差，而采用晶体振荡器的调频电路，其调频范围又太窄。
采用锁相环的调频器可以解决这个矛盾。
锁相调频原理框图如下图所示锁相调频原理图 正如上面锁相调频原理图所示，实现锁相调频的条件是调制信号的频谱要处于低通滤波器通带之外。
使压控振荡器的中心频率锁定在稳定度很高的晶振频率上，而随着输入调制信号的变化，振荡频率可以发生很大偏移。
CD4046中文资料
CD4046中文资料
锁相环CD4046为数字锁相环(PLL)芯片，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。
同时，它还具有相位锁定状态指示功能。
信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。
PDI由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI 由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。
通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。
R1 、R2、C确定VCO 频率范围。
R1控制最高频率，R2控制最低频率。
R2=∞时，最低频率为零。
无输入信号时，PDⅡ将VCO调整到最低频率。
锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。
当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。
CD4046内部结构图。
CD4046应用资料
CD4046中文资料锁相环CC4046为数字PLL，内有两个PD、VCO、缓冲放大器、输入信号放大与整形电路、内部稳压器等。
它具有电源电压范围宽、功耗低、输入阻抗高等优点，其工作频率达1MHz，内部VCO 产生50% 占空比的方波，输出电平可与TTL电平或CMOS 电平兼容。
同时，它还具有相位锁定状态指示功能。
信号输入端：允许输入0.1V左右的小信号或方波，经A1放大和整形，提供满足PD要求的方波。
PDI由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率PDI由异或门构成，具有三角形鉴相特性。
它要求两个输入信号均为50%占空比的方波。
当无输入信号时，其输出电压为VDD/2，用以确定VCO的自由振荡频率。
通常输入信噪比以及固有频差较小时采用PDI，输入信噪比较高或固有频差较大时，采用PDⅡ。
R1 、R2、C确定VCO 频率范围。
R1控制最高频率，R2控制最低频率。
R2=∞时，最低频率为零。
无输入信号时，PDⅡ将VCO调整到最低频率。
锁相环CD4046的一个重要功能是：内部压迫、控振荡器的输出信号从第4脚输出后引至第3脚输入，与从第14脚输入的外部基准频率信号和相位的比较。
当两者频率相同时同，压控振荡器的频率能自动调整，直到与基准频率相同。
CD4046引脚图DC Supply Voltage 直流供电电压(VDD) −0.5 to +18 VDC Input Voltage输入电压(VIN) −0.5 to VDD +0.5 VDC Storage Temperature Range储存温度范围(TS) −65℃ to +150℃Power Dissipation功耗(PD)Dual-In-Line 普通双列封装700 mWSmall Outline 小外形封装500 mW焊接温度(TL)（焊接10秒）260℃Recommended Operating Conditions 建议操作条件：DC Supply Voltage 直流供电电压(VDD) 3 to 15 VDC Input Voltage输入电压(VIN) 0 to VDD VDC Operating Temperature Range工作温度范围(TA) −55℃ to +125℃符号引脚号名称功能PH1114相位比较器输入端（基准信号输入），相位比较器输入信号，输入允许将0.1V左右的小信号或方波信号在内部放大并再经过整形电路后，输出至相位比较器。
cd4046构成的fsk调制解调电路
cd4046构成的fsk调制解调电路全文共四篇示例，供读者参考第一篇示例：CD4046是一种集成电路，常用于FSK调制和解调电路中。
FSK （Frequency Shift Keying）调制技术是一种数字调制技术，通过改变信号的频率来携带数字信息。
在通信系统中，FSK调制技术被广泛应用于数据传输和调频调制解调。
本文将详细介绍CD4046构成的FSK 调制解调电路的原理和应用。
一、CD4046简介CD4046是一种集成数字数字锁相环PLL（Phase Locked Loop）电路，由德州仪器公司生产。
它由一个相位比较器、一个VCO （Voltage Controlled Oscillator）和一个低通滤波器组成。
CD4046可以将输入信号的频率与VCO的频率进行比较，并自动调节VCO的频率，使得输入信号与VCO的频率同步。
这种锁相环的原理可以用于FSK调制和解调电路中。
二、FSK调制解调电路原理1. FSK调制原理：在FSK调制中，输入的数字信号被转换成两种不同频率的信号，并分别控制两个不同频率的载波信号。
这两种载波信号通过一个开关切换器，使得输出信号在两种频率之间切换，从而携带数字信息。
2. FSK解调原理：在FSK解调中，接收到的信号经过解调器解调，得到两种不同频率的信号。
这两种信号再经过一个比较器比较，得到解调后的数字信号。
CD4046通过其内部的相位比较器和VCO实现了FSK调制解调电路。
其电路连接如下：1. 输入信号经过一个低通滤波器，去除噪声和高频成分，然后输入到CD4046的相位比较器。
2. CD4046的VCO的频率由输入信号的频率控制，当输入信号的频率高于VCO的频率时，VCO的频率会增加；反之，当输入信号的频率低于VCO的频率时，VCO的频率会减小。
3. CD4046的输出信号通过一个比较器进行信号处理，得到FSK调制或解调后的数字信号。
1. 数据传输：FSK调制技术可以将数字信号转换成模拟信号进行传输，提高数据传输效率和可靠性。
锁相环CD4046
锁相环集成锁相环芯片CD4046是由CMOS 电路构成的多功能单片集成锁相环，具有功耗低、输入阻抗高、电源电压范围宽等优点。
在信号处理和数字系统中，CD4046都得到了广泛的应用，常被用于频率调制、频率锁定、时钟同步和频率合成等方面。
CD4046的工作频率小于1.2MHz ，属于低频锁相环。
电源电压为5～15V ，输出驱动电流大于2.6mV 。
其内部结构及典型应用电路如图3-12所示。
图3-12 CD4046内部结构图与其他锁相环不同的是：CD4046具有两个可选用的鉴相器Ⅰ和Ⅱ：相位比较器Ⅰ是一个异或门，适用于输入信号中噪声分量较多、信噪比较低的场合，但必须要求输入信号具有50％的占空比。
当无输入信号或噪声信号输入时，异或门输出平均电压等于UDD/2，经低通滤波器后送到VCO 输入端9，使VCO 在中心频率上起振。
相位比较器Ⅱ由四个触发器、控制门和三态输出电路组成，是边缘触发工作方式的鉴相器，因而对输入信号占空比无特定的要求，但相位比较器Ⅱ的信噪比容限不如相位比较器Ⅰ高。
选用相位比较器Ⅱ为鉴相器时，捕获带和同步带具有相同的带宽)(21min max f f f f L C +±==。
如图3-12所示，CD4046采用的是RC 型压控振荡器，必须外接电容C1和电阻R1作为充放电元件，当锁相环对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
CD4046的工作频率与芯片外围的器件取值有关。
为使锁相环工作在最佳状态，在选择外接元件参数时，既要考虑压控振荡器的中心频率O f ，也要兼顾最高频率m ax f 和最低频率min f 。
根据经验公式得)(21012min C C R f +≈π、min 011max )(21f C C R f ++≈π，压控振荡器的中心频率为)(21min max 0f f f +=。
其中C0为寄生电容，约为30pF ；R1、R2的取值一般在10KΩ～1MΩ之间；UDD≥10V 时，C1取值大于50pF ；UDD≥5V 时，C1取值大于100pF 。
锁相环CD4046的原理详细介绍及应用电路
退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
锁相环CD4046
锁相环集成锁相环芯片CD4046是由CMOS 电路构成的多功能单片集成锁相环，具有功耗低、输入阻抗高、电源电压范围宽等优点。
在信号处理和数字系统中，CD4046都得到了广泛的应用，常被用于频率调制、频率锁定、时钟同步和频率合成等方面。
CD4046的工作频率小于1.2MHz ，属于低频锁相环。
电源电压为5～15V ，输出驱动电流大于2.6mV 。
其内部结构及典型应用电路如图3-12所示。
图3-12 CD4046内部结构图与其他锁相环不同的是：CD4046具有两个可选用的鉴相器Ⅰ和Ⅱ：相位比较器Ⅰ是一个异或门，适用于输入信号中噪声分量较多、信噪比较低的场合，但必须要求输入信号具有50％的占空比。
当无输入信号或噪声信号输入时，异或门输出平均电压等于UDD/2，经低通滤波器后送到VCO 输入端9，使VCO 在中心频率上起振。
相位比较器Ⅱ由四个触发器、控制门和三态输出电路组成，是边缘触发工作方式的鉴相器，因而对输入信号占空比无特定的要求，但相位比较器Ⅱ的信噪比容限不如相位比较器Ⅰ高。
选用相位比较器Ⅱ为鉴相器时，捕获带和同步带具有相同的带宽)(21min max f f f f L C +±==。
如图3-12所示，CD4046采用的是RC 型压控振荡器，必须外接电容C1和电阻R1作为充放电元件，当锁相环对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
CD4046的工作频率与芯片外围的器件取值有关。
为使锁相环工作在最佳状态，在选择外接元件参数时，既要考虑压控振荡器的中心频率O f ，也要兼顾最高频率max f 和最低频率min f 。
根据经验公式得)(21012min C C R f +≈π、min 011max )(21f C C R f ++≈π，压控振荡器的中心频率为)(21min max 0f f f +=。
其中C0为寄生电容，约为30pF ；R1、R2的取值一般在10KΩ～1MΩ之间；UDD≥10V 时，C1取值大于50pF ；UDD≥5V 时，C1取值大于100pF 。
CD4046的应用
CD4046构成的频率计电路频率计用表针指示被测频率的高低。
R1由47k 固定电阻与51k 的电位器串联而成, R4、R5和C4构成低通滤波器, R3与表头M 串联后作为源跟随器的负载, R3还用于调节表的满刻度电流。
表头上并有100LF 的大电容, 用于消除低频时表针的抖动现象, 该频率计的测量范围是20Hz～ 1kHz。
在用标准信号发生器和标准频率计进行校准时, 需调整51k 电位器, 该频率计具有良好的线性。
CD4046构成的频率计电路:CD4046构成的电压频率转换器电路只使用锁相环中的压控振荡器就可构成电压频率转换器。
电路的特点是将12脚悬空, 使R2趋向无穷大, 则输出的最小频率为0Hz, 取R1= 100k, C1= 100pF, VDD= 10V 时, 输出的最高频率为20kHz。
改变电位器RP1 的位置, 使VCO 的控制电压从0V 连续升到VDD , 从第4脚就可以得到0Hz～ 20kHz 的输出信号。
VMOS 管V20AT作功率输出级, 监听扬声器BL 与RP2组成漏极负载, RP2兼作音量控制。
将RP1的频率刻度盘用标准频率计校准后, 即可作为音频信号发生器使用。
该电路如果去掉RP1, 改用敏感元件和电压比较电路构成输入级, 即为多用途越限报警器。
CD4046构成的电压频率转换器电路:CD4046构成的金属探测仪电路VT与C1、C2、探头L 一起组成振荡器, 其频率约为300kHz。
探头采用直径为440毫米的线圈。
当探头接近埋在地下的金属时, 金属物体相当于短路环, 使L 的电感量减小, 振荡频率随之升高, 表针偏转角度改变。
表头易采用零位指示器, 零点位于刻度盘中央, 此电路仍属于频率电压转换电路。
CD4046构成的金属探测仪电路:CD4046实现电池快速充电器电路CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。
CD4046中文资料
CD4046CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3 V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成,如下所示。
500) {this.resized=true; this. width=" border=0 ? this.style.cursor="hand" ;}; this.alt="点击查看原图" 50 0;?>〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
锁相环CD4046的原理详细介绍及应用电路
退出登录用户管理锁相环CD4046的原理详细介绍及应用电路作者：佚名来源：不详发布时间：2006-4-17 21:18:04 [收藏] [评论]锁相环CD4046的原理详细介绍及应用电路锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约1 00MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
cd4046中文资料
CD4046是通用的CMOS锁相环集成电路,其特点是电源电压范围宽(为3V－18V），输入阻抗高（约100MΩ），动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件.CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL.它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域.锁相环主要由相位比较器（PC）、压控振荡器(VCO）。
低通滤波器三部分组成，如下所示.<CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1.VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较,最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作,过程与上述相同，不再赘述。
下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平.2脚相位比较器Ⅰ的输出端.3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端.10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻.13脚相位比较器Ⅱ的输出端。
14脚信号输入端.15脚内部独立的齐纳稳压管负极。
〈CD4046引脚图>CD4046典型应用电路.图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时,电路即起基本方波振荡器的作用.振荡器的充、放电电容C1接在6脚与7脚之间,调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出.按图示数值，振荡频率变化范围在20Hz至2kHz.CD4046的VCO方波发生器图6图7是CD4046锁相环用于调频信号的解调电路。
cd4046中文资料
CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成,如下所示。
〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
〈CD4046引脚图〉CD4046典型应用电路。
图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。
cd4046
cd4046目录介绍功能图形简介编辑本段介绍cD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
编辑本段功能CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
编辑本段图形简介图3图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。
比较器Ⅰ采用异或门结构，当两个输人端信号Ui、Uo 的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，Ui、Uo电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。
当Ui、Uo的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。
从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。
从图中还可知，fout不一定是对称波形。
对相位比较器Ⅰ，它要求Ui、Uo的占空比均为50％（即方波），这样才能使锁定范围为最大。
相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。
它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
CD4046锁相环
锁相环CD4046应用介绍：频率相等，相位同步也就是相位相差一个固定值锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（V CO）。
低通滤波器三部分组成，如图1所示。
压控振荡器的输出Uo接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压Ud大小决定。
施加于相位比较器另一个输入端的外部输入信号Ui与来自压控振荡器的输出信号Uo相比较，比较结果产生的误差输出电压UΨ正比于Ui和Uo两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压Ud。
这个平均值电压Ud朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16 脚双列直插式，各引脚功能如下：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
cd4046中文资料
CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
CD4046锁相的意义是相位同步的自动控制,功能是完成两个电信号相位同步的自动控制闭环系统叫做锁相环,简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成,如下所示。
〈CD4046内部电原理框图〉CD4046工作原理：输入信号Ui从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号Uo与输入信号Ui作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压Ud加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f 2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器Ⅰ，继续与Ui进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
下图是CD4046的引脚排列，采用16脚双列直插式，各管脚功能：1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
〈CD4046引脚图〉CD4046典型应用电路。
图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。
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锁相环CD4046应用介绍
锁相的意义是相位同步的自动控制，能够完成两个电信号相位同步的自动控制闭环系统叫做锁相环，简称PLL。
它广泛应用于广播通信、频率合成、自动控制及时钟同步等技术领域。
锁相环主要由相位比较器（PC）、压控振荡器（VCO）。
低通滤波器三部分组成，如图1所示。
图1
压控振荡器的输出U o接至相位比较器的一个输入端，其输出频率的高低由低通滤波器上建立起来的平均电压U d大小决定。
施加于相位比较器另一个输入端的外部输入信号U i与来自压控振荡器的输出信号U o相比较，比较结果产生的误差输出电压UΨ正比于U i和U o两个信号的相位差，经过低通滤波器滤除高频分量后，得到一个平均值电压U d。
这个平均值电压U d朝着减小VCO输出频率和输入频率之差的方向变化，直至VCO输出频率和输入信号频率获得一致。
这时两个信号的频率相同，两相位差保持恒定（即同步）称作相位锁定。
图2
当锁相环入锁时，它还具有“捕捉”信号的能力，VCO可在某一范围内自动跟踪输入信号的变化，如果输入信号频率在锁相环的捕捉范围内发生变化，锁相环能捕捉到输人信号频率，并强迫VCO锁定在这个频率上。
锁相环应用非常灵活，如果输入信号频率f1不等于VCO输出信号频率f2，而要求两者保持一定的关系，例如比例关系或差值关系，则可以在外部加入一个运算器，以满足不同工作的需要。
过去的锁相环多采用分立元件和模拟电路构成，现在常使用集成电路的锁相环，CD4046是通用的CMOS锁相环集成电路，其特点是电源电压范围宽（为3V－18V），输入阻抗高(约100MΩ)，动态功耗小，在中心频率f0为10kHz下功耗仅为600μW，属微功耗器件。
图2是CD4046的引脚排列，采用16脚双列直插式，各引脚功能如下：
1脚相位输出端，环路人锁时为高电平，环路失锁时为低电平。
2脚相位比较器Ⅰ的输出端。
3脚比较信号输入端。
4脚压控振荡器输出端。
5脚禁止端，高电平时禁止，低电平时允许压控振荡器工作。
6、7脚外接振荡电容。
8、16脚电源的负端和正端。
9脚压控振荡器的控制端。
10脚解调输出端，用于FM解调。
11、12脚外接振荡电阻。
13脚相位比较器Ⅱ的输出端。
14脚信号输入端。
15脚内部独立的齐纳稳压管负极。
P1为高电平时表示锁定状态
图3
图3是CD4046内部电原理框图，主要由相位比较Ⅰ、Ⅱ、压控振荡器（VCO）、线性放大器、源跟随器、整形电路等部分构成。
比较器Ⅰ采用异或门结构，当两个输人端信号U i、U o的电平状态相异时（即一个高电平，一个为低电平），输出端信号UΨ为高电平；反之，U i、U o电平状态相同时（即两个均为高，或均为低电平），UΨ输出为低电平。
当U i、U o的相位差Δφ在0°-180°范围内变化时，UΨ的脉冲宽度m亦随之改变，即占空比亦在改变。
从比较器Ⅰ的输入和输出信号的波形（如图4所示）可知，其输出信号的频率等于输入信号频率的两倍，并且与两个输入信号之间的中心频率保持90°相移。
从图中还可知，f out不一定是对称波形。
对相位比较器Ⅰ，它要求U i、U o的占空比均为50％（即方波），这样才能使锁定范围为最大。
图4
相位比较器Ⅱ是一个由信号的上升沿控制的数字存储网络。
它对输入信号占空比的要求不高，允许输入非对称波形，它具有很宽的捕捉频率范围，而且不会锁定在输入信号的谐波。
它提供数字误差信号和锁定信号（相位脉冲）两种输出，当达到锁定时，在相位比较器Ⅱ的两个输人信号之间保持0°相移。
对相位比较器Ⅱ而言，当14脚的输入信号比3脚的比较信号频率低时，输出为逻辑“0”；反之则输出逻辑“1”。
如果两信号的频率相同而相位不同，当输人信号的相位滞后于比较信号时，相位比较器Ⅱ输出的为正脉冲，当相位超前时则输出为负脉冲。
在这两种情况下，从1脚都有与上述正、负脉冲宽度相同的负脉冲产生。
从相位比较器Ⅱ输出的正、负脉冲的宽度均等于两个输入脉冲上升沿之间的相位差。
而当两个输入脉冲的频率和相位均相同时，相位比较器Ⅱ的输出为高阻态，则1脚输出高电平。
上述波形如图5所示。
由此可见，从1脚输出信号是负脉冲还是固定高电平就可以判断两个输入信号的情况了。
图5
CD4046锁相环采用的是RC型压控振荡器，必须外接电容C1和电阻R1作为充放电元件。
当PLL对跟踪的输入信号的频率宽度有要求时还需要外接电阻R2。
由于VCO是一个电流控制振荡器，对定时电容C1的充电电流与从9脚输入的控制电压成正比，使VCO的振荡频率亦正比于该控制电压。
当VCO控制电压为0时，其输出频率最低；当输入控制电压等于电源电压VDD时，输出频率则线性地增大到最高输出频率。
VCO振荡频率的范围由R1、R2和C1决定。
由于它的充电和放电都由同一个电容C1完成，故它的输出波形是对称方波。
一般规定CD4046的最高频率为1.2MHz(VDD=15V），若VDD<15V，则F max要降低一些。
CD4046内部还有线性放大器和整形电路，可将14脚输入的100mV左右的微弱输入信号变成方波或脉冲信号送至两相位比较器。
源跟踪器是增益为1的放大器，VCO的输出电压经源跟踪器至10脚作FM 解调用。
齐纳二极管可单独使用，其稳压值为5V，若与TTL电路匹配时，可用作辅助电源。
综上所述，CD4046工作原理如下：输入信号U i从14脚输入后，经放大器A1进行放大、整形后加到相位比较器Ⅰ、Ⅱ的输入端，图3开关K拨至2脚，则比较器Ⅰ将从3脚输入的比较信号U o与输入信号U i作相位比较，从相位比较器输出的误差电压UΨ则反映出两者的相位差。
UΨ经R3、R4及C2滤波后得到一控制电压U d加至压控振荡器VCO的输入端9脚，调整VCO的振荡频率f2，使f2迅速逼近信号频率f1。
VCO的输出又经除法器再进入相位比较器Ⅰ，继续与U i进行相位比较，最后使得f2＝f1，两者的相位差为一定值，实现了相位锁定。
若开关K拨至13脚，则相位比较器Ⅱ工作，过程与上述相同，不再赘述。
下面介绍CD4046典型应用电路。
图6
图6是用CD4046的VCO组成的方波发生器，当其9脚输入端固定接电源时，电路即起基本方波振荡器的作用。
振荡器的充、放电电容C1接在6脚与7脚之间，调节电阻R1阻值即可调整振荡器振荡频率，振荡方波信号从4脚输出。
按图示数值，振荡频率变化范围在20Hz至2kHz。
图7是CD4046锁相环用于调频信号的解调电路。
如果由载频为10kHz组成的调频信号，用400Hz音频信号调制，假如调频信号的总振幅小于400mV时，用CD4046时则应经放大器放大后用交流耦合到锁相环的14脚输入端环路的相位比较器采用比较器Ⅰ，因为需要锁相环系统中的中心频率f0等于调频信号的载频，这样会引起压控振荡器输出与输入信号输入间产生不同的相位差，从而在压控振荡器输入端产生与输入信号频率变化相应的电压变化，这个电压变化经源跟随器隔离后在压控振荡器的解调输出端10脚输出解调信号。
当VDD为10V，R1为10kΩ，C1为100pF时，锁相环路的捕捉范围为±0.4kHz。
解调器输出幅度取决于源跟随器外接电阻R3值的大小。
图8
图8用CD4046与BCD加法计数器CD4518构成的100倍频电路。
刚开机时，f2可能不等于f1，假定f2<f1，此时相位比较器Ⅱ输UΨ为高电平，经滤波后U d逐渐升高使VCO输出频率f2迅速上升，f2增大值至f2=f1，如果此时U i滞后U0，则相位比较器Ⅱ输出UΨ为低电平。
UΨ经滤波后得到的U d信号开始下降，这就迫使VCO对f2进行微调，最后达到f2/N=f1，并且f2与f1的相位差Δφ=0°。
，进入锁定状态。
如果此后f1又发生变化，锁相环能再次捕获f1，使f2与f1相位锁定。