第10章 总线
单片机原理第10章 I／O过程通道
第10章 I／O过程通道
通过单片机系统的实时数据采集、实时决策和实 时控制，使被控对象完成预定的任务，实现设计 确定的功能。 单片机系统和被控对象之间信息的交互有输入 (Input)和输出(Output)两种类型，前者在单片 机系统数据采集时，将被控对象的信息经输入通 道送入单片机系统；后者在单片机系统控制输出 时，将单片机系统决策的控制信息经输出通道作 用于被控对象。 上述两类信息交互的通道称为过程I／O通道。
焊机等领域。
可控硅虽然驱动能力很强，但需要检测电路 和触发电路配合使用，结构比较复杂，在实 际开关量的控制场合中，常常需要几百毫安 到几十安培的驱动能力，此时使用继电器更 为简单、方便。
继电器有多种不同的类型，在实际应用中常 用是印刷板用超小型电磁继电器和固态继电 器。
该类继电器具有体积小，重量轻，易于焊在线路板 上等优点。线圈电压几伏到几十伏；触点负荷范围 为2～10A(DC24V)，电气寿命在105以上，属于机械 有触点式开关。
BCD码输出采用分时输出千、百、十、个位的 方法(以三位半为例)，由于它可以很方便地 驱动LCD显示，故常用于诸如数字万用表等应 用场合；
二进制输出一般要将转换数据送单片机处理 后使用。
(1)分辨率与分辨精度 (2)量化误差 (3)转换时间和转换速度 (4)量程 (5)其他指标
分辨率习惯用转换后的数据的位数来表示。
单片机接口可以是单片机端口线。如果单片 机的端口线不足，开关量输入信号就只能经 系统扩展中所扩展的输入缓冲芯片，通过数 据总线进入单片机。
第10章串行通信
串行通信的异步传输模式
•以字符为基本通信单位 •起始位标志着每一个字符的开始 •停止位标志着每一个字符的结束
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串行通信的异步传输模式
平时通信线处于空闲状态（“1”状态），当有数据 发送时，发送方首先发一“0”，称为起始位；
接着发送数据位，数据位可有5~8位组成。 然后是校验位，校验分奇校验、偶校验、置0、置1、
31
例 ： 发 送 数 据 序 列 ： 1010001101 ， 生 成 多 项 式 ： 110101。发送数据序列*25：101000110100000
x5x4x2x0
1010001101 00000 -- 1
110101
010110 -- 7
0111011 -- 2
101100 -- 8
110101
在简单的控制系统中，大都采用异步方式。 在许多对数据交换量不大的系统，也采用异步方式。 数据通信系统中采用同步方式。
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串行异步通信的传输制式
单工：仅在一个方向上的数据传送。 半双工：两个方向上交替地传送数据，同一时间
只能在一个方向上。 全双工：可在两个方向上同时传送数据。
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串行异步通信的同步
然后通信双方按照约定的波特率发送和采样对应数据 位。只要在一个字符传送期间，积累的误差不大于一 位数据传送时间。就不会发生错误。
因此，异步传输允许发送器和接收器不必用同一个时 钟，而是可以各有各的时钟（局部时钟），只要有同 一个标称频率即可，且对频率的精度要求也较低。
两次发送字符之间必须要有间隔时间（停止位），并 且每次字符传输，必须有一位同步信号（起始位）。
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串行通信的校验----奇偶校验
在异步通信的格式中，可以包含一位校验位（奇、 偶校验）。
其他几种现场总线详细介绍
10.8 SwiftNet
1.应用和协议结构SwiftNet是SHIPSTAR协会应波音公司的要求开发的一种现场总线。它主要用于航空和航天等领域。结构简单、实时性高的总线，它的ISO/OSI参考模型只有物理层和数据链路层，没有定义应用层。
2.特点SwiftNet有着很高的扫描频率，是一种同步现场总线。SwiftNet将总线上所有节点的局域时间锁定，以实现报警同步，并可杜绝差拍所引起的伪信号。总线时间同步也将有效减少随机因素对总线的影响。SwiftNet允许模拟I/O和离散I/O以非常高速度共享一条总线。
3)设备可互换性。 4)DeviceNet网络上的设备可以随时连接或断开 5)DeviceNel网络上的设备安装比传统的I/O布线更加节省费用 6)利用RS Network for DeviceNet软件对网络上的设备进行配置、测试和管理。
2.DeviceNet总线的组织机构
“开放式设备网络供货商协会” （Open DeviceNet Vendor Association） ，简称 “ODVA” 。一个独立组织，管理DeviceNet技术规范，促进DeviceNet在全球的推广与应用。ODVA实行会员制：供货商会员 (Vendor Member)和分销商会员 (Distributor Member)。
（2）强大的诊断功能是INTERBUS区别于其他总线所独有的。详细的故障信息 (故障地址、故障类型和故障历史记录)，诊断寄存器提供了用户程序处理故障信息的工具。特别是:准确的故障地址为快速排除故障提供了保障。故障历史记录为排除难于把握的随机干扰提供了可能。（3）强大的诊断功能同时也保证了方便的可维护性。
1. HART的通信模型 物理层、数据链路层和应用层（1）物理层物理层采用FSK(Frequency Shift Keying)技术，在4-20mA模拟信号上叠加一个频率信号。（2）数据链路层用于按HART通信协议规则建立HART信息格式。信息构成数据字节结构
第10章作业与答案
习题一、选择题1.在异步串行通信中，收发双方必须保持________。
A.收发时钟相同B.停止位相同C.数据格式和波特率相同D.以上都正确答案：C2.同步通信过程中，通信双方依靠_____进行同步。
A.起始位B.同步字符C.命令字D.停止位答案：B3.8251A收、发串行数据的波特率_______。
A.可由编程设置B.等于CLK输入的基准时钟频率的16倍C.等于CLK输入的基准时钟频率的1/16D.等于CLK输入的基准时钟频率答案：A4.8251A以异步通信方式工作，设波特率因子为16，字符长度为8位，奇校验，停止位为2位，每秒种可传输200个字符，则它的传输速率和收发时钟信号频率分别是______（bps，kHz）。
A.200，200B.2200，38.4C.2400，38.4D.200，38.4答案：C5.DMA用于传送_____之间的大量数据。
A.CPU与存储器B.存储器与外设C.CPU与外设D.寄存器与存储器答案：B6.在微机系统中采用DMA方式传输数据时，数据传送是______。
A.由CPU控制完成的B.由执行程序（软件）完成C.由DMAC发出的控制信号控制完成的D.由总线控制器发出的控制信号控制完成的答案：C7.当8086/8088CPU响应DMA设备的HOLD请求后，CPU将______。
A.转入特殊的中断服务程序B.进入等待周期C.接受外部数据D.放弃对总线的控制权答案：D8.在DMA方式下，将内存数据送到外设的路径是_______。
A.CPU→DMAC→外设B.内存→数据总线→外设C.内存→CPU→总线→外设D.内存→DMAC→数据总线→外设答案：B9.在DMA方式下，CPU与总线的关系是______。
A.只能控制地址总线B.相互成隔离状态C.只能控制数据线D.相互成短接状态答案：B10.采用DMA方式传送时，每传送一个数据要占用______时间。
A.一个指令周期B.一个机器周期C.一个存储周期D.一个总线时钟周期答案：C二、填空题1.异步串行通信没有数据传送时，发送方应发送______信号；串行同步通信没有数据传送时，发送方应发送_____信号。
CAN总线技术PPT课件
主控制 器
接口 管理 逻辑
发送 缓冲
器
CAN
核心 模块
接
验收
收
滤波器
FIF
O
CAN收发 器
CAN BUS
图10.16 SJA1000 控制器结构图
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CAN核心模块：根据CAN规范控制CAN帧的发送和接收。收到一个 报文时，CAN核心模块将串行位流转换成用于的并行数据，发送一 个报文时则相反。
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2 PeliCAN模式：是新的操作模式。它能够处理所有 CAN2.0B规范的帧类型。而且它还提供一些增强功能，使 SJA1000能应用于更宽的领域。
工作模式通过时钟分频寄存器中的CAN模式位来选择，复 位时默认模式是Basic CAN模式。
SJA1000控制器结构
SJA1000控制器可以分为CAN核心模块、接口管理逻辑、 发送缓冲器、验收滤波器、接收FIFO等五个功能模块， SJA1000控制器结构图如图9.16所示。由主控制器进行管理控 制、将欲收发的信息（报文），转换为CAN规范的CAN帧，通 过CAN收发器，在CAN BUS上交换信息。
在进行数据传送时，发出报文的单元成为 该报文的发送器。
该单元在总线空闲或丢失仲裁前始终为发 送器。
如果一个单元不是报文发送器，并且总线 不处于空闲状态，则该单元就是接收器。
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构成一帧的帧起始、仲裁场、控制场、数据 场和CRC序列均借助位填充规则进行编码。
当发送器在发送的位流中检测到5位连续的 相同数值时，将自动地在实际发送的位流中 插入一个补码位。
层和数据链路层。
5
物理层： 物理信令（PLS，Physical Signalling） 物理媒体附件（PMA，Physical Medium Attachment） 媒体接口（MDI，Medium Dependent Interface）
第10章并行通信及其接口电路
假定要求8255A的各个端口工作于如下方式： 端口A——方式0，输出； 端口B——方式0，输入； 端口C的高4位——方式0，输出； 端口C的低4位——方式0，输入。 相应的方式选择控制字应为10000011B(83H)。
在实验系统中 8255A控制口的地址为 28BH，则执行如 下三条指令即可实现上述工作方式的设定。 MOV DX, 28BH MOV AL, 83H OUT DX , AL； 将方式选择控制字写入控制口
(1) 数据总线缓冲器
这是一个双向三态8位数据缓冲器，它是8255A与CPU 数据总线的接口。 输入数据、输出数据以及 CPU 发给 8255A 的控制字和 从8255A读出的状态信息都是通过该缓冲器传送的。
(2) 端口A、端口B、端口C
8255A有三个 8位端口 ( 端口 A 、端口 B、端口 C) ，各端 口可由程序设定为输入端口或输出端口。 在使用中，端口A和端口B常常作为独立的输入端口或 输出端口。 端口 C 也可以作为输入端口或输出端口，但往往是用 来配合端口A和端口B的工作。 在方式字的控制下，端口C可以分成两个 4位的端口， 分别用来为端口A和端口B提供控制和状态信息。
1: 置1
端口C按位置1/置0 控制字标识位
x
x
x
位选择
0: 置0
无关
0 0 0 0 1 1 1 1
0 0 1 1 0 0 1 1
0 1 0 1 0 1 0 1
PC0 PC1 PC2 PC3 PC4 PC5 PC6 PC7
需要指出的是，端口C按位置1／置0控制字是对端口C 的操作控制信息，因此该控制字必须写入控制口，而 不应写入端口C。 控制字的 D0位决定是置“1”操作还是置“0”操作，但 究竟是对端口 C 的哪一位进行操作，则决定于控制字 中的D3、D2、D1位。
第10章_局部总线控制器_mpc83xx中文手册_下册范文
第十章Local bus10.4功能说明局部总线控制器(LBC)允许实现具有特定定时要求的存贮器系统。
·SDRAM器提供了到使用存贮体交叉和连续页面模式的SDRAM接口，通过一条复用的地址/数据总线实现高性能。
生成总线时钟的内部DLL保证电路板设计时数据上升沿性能的改善。
·GPCM为较为简单、性能较低的存贮器和内存映射设备提供接口。
由于不支持突发，所以它具有较低的性能。
所以，GPCM控制的存贮体主要用于引导装入和访问低性能的内存映射的外设。
·UPM支持刷新定时器，外部总线的地址复用和产生可编程的行地址和列地址选通控制信号，允许到DRAM的、突发SRAM和几乎其他所有类型外设的最小粘合接口。
UPM可以用来产生灵活的、用户定义的控制存贮设备的控制信号的定时模式。
这些模式定义了读、写、突发读或突发写期间的外部控制信号的行为。
还可以使用刷新定时器周期地启动用户定义的刷新模式。
图10-20. LBC中的存贮控制器的基本操作可以把每个存贮体（片选）通过其基址寄存器中的机器选择位（BR n[MSEL]）分配给这三种机器的任何一个，如图10-20所示。
如果存贮体匹配，对应的机器（GPCM、SDRAM 或UPM）就掌管控制访问的外部信号，并一直保持控制直到操作结束。
10.4.1 基本系统结构下面几个小节介绍LBC的基本系统结构。
10.4.1.1 地址和地址空间检查将已定义的基址写入BR n寄存器，将对应的地址掩码写入OR n寄存器。
每当请求访问局部总线时，将内部事务的地址与每一个存贮体进行比较。
该地址由OR n[BA]和OR n[AM]屏蔽，通过将该地址的19个最高有效位与每个存贮体的基址进行比较来译码地址。
如果与一个存贮控制器存贮体匹配，那么就使用由该存贮体的BR n和OR n所定义的属性控制存贮器的访问；如果与多个存贮体匹配，那么编号最小的存贮体处理存贮器访问（也就是说，存贮体0的优先级高于存贮体1）。
第10章-局部总线控制器-mpc83xx中文手册-上册教学文案
第十章Local bus本章介绍了局部总线控制器（LBC）模块。
介绍LBC的外部信号和内存映射寄存器，以及通用片选机制（GPCM）、同步DRAM（SDRAM）机和用户可编程机（UPM）。
最后，包括初始化和应用信息一节，其中有许多关于使用的特色的例子。
10.1 绪论图10-1是LBC的功能结构图，它支持三个接口：GPCM，UPM和SDRAM。
图10-1. 局部总线控制器结构图10.1.1 概述LBC的主要部分是存贮器控制器，该控制器提供了到多种类型存贮设备和外部设备的无缝接口。
该控制器负责控制八个存贮体(bank)，这八个存贮体由一个高性能的SDRAM、一个GPCM和可多达三个的UPMs所共享。
因此它支持到SDRAM、SRAM、EPROM、flash EPROM、可突发RAM、常规DRAM设备、扩展数据输出DRAM设备和其他一些外部设备的最小粘结逻辑接口。
外部地址锁存信号（LALE）允许地址和数据信号的多路复用，减少信号数量。
LBC还包括许多数据校验和保护特性，例如数据奇偶的生成和校验、写保护和一个总线监控器以确保每个总线周期在用户指定的时间内结束。
10.1.2 特性LBC主要包含以下几个方面的特性：•拥有八个存贮体—带屏蔽的32位地址译码—可变存贮块大小（32K字节到2G字节）—基于存贮体的控制信号生成的选择—基于存贮体激活的数据缓冲控制—大事务的自动分段—用于单访问的奇偶校验，包括读-修改-写（RMW）校验—写保护能力—奇偶字节选择•SDRAM机—向符合JEDEC标准的SDRAM设备的无缝连接提供控制功能和信号—支持每个设备多达4个的并发打开页面—支持32位、16位和8位端口大小的SDRAM—支持外部的地址和/或命令线缓冲•通用片选机（GPCM）—与SRAM、EPROM、FEPROM和外部设备兼容—系统复位时可用的全局（引导）片选—引导片选支持8位，16位或32位的设备—最小可以3个时钟周期访问外部设备—4个字节写允许信号（LWE[0:3]）—输出允许信号（LOE）—外部访问终止信号（LGTA）•三个用户可编程机（UPM）—基于可编程阵列机控制外部信号的定时，其精度最多可达外部总线时钟周期的四分之一—在内部主控器请求单拍的或者突发读写访问时运行用户特定的控制信号模式—UPM刷新定时器运行用户特定的控制信号模式，以支持刷新—软件可以启动用户特定的控制信号模式—可把每个UPM定义为支持64，128，256，512K字节和1，2，4，8，16，32，64，128，256M字节大小的DRAM设备—支持8，16，32位的设备—页面模式支持一个突发内的连续传输—内部地址复用支持64，128，256，512K字节和1，2，4，8，16，32，64，128，256M字节大小的页或存贮体•可选的局部总线内部主设备和局部总线从设备之间的传输监控（局部总线出错报告）•支持带软件可配置旁路的延迟锁相环（DLL），支持低频总线时钟10.1.3 操作模式LBC为局部总线提供一个GPCM、一个SDRAM机和三个UPM，对八个存贮体（片选）中可以编程用来操作任何给定机器的存储体数量没有限制。
B-W-ASI网关使用手册-第10章节..word版本
AS-i 3.0 profibus Gateways 操作手册陈意20111.the used symbols 略2.safty 略3.general information 略4.AS-I specification 3.0 略rmation about hazardous location 略6.连接，显示和按键在面板和不锈钢底板上有如下标识：●连接”AS-I Control Tools”时用于诊断的RS232接口●用于指示的状态的LED灯●9针脚的SUB-D转接口用作Profibus接口●显示器●调试用的按键●用于连接电源盒AS-i电路的端子6.1 单一的主站注意：这种方式下不允许将AS-i电源线或者例外一个主站连接到黄色的电缆线上。
不允许将从站或者中继器连接到hatched标记电缆线上。
6.1.1AS-I 3.0 Profibus Gateways的连接，适用的型号有BWU1567，BWU1599，BWU1653，BWU17736.1.2AS-I 3.0 Profibus Gateways的连接，适用于机型BWU18916.1.2.1地线的连接注意：地线端可以连接在地脚螺丝上也可以连接在端子上。
地线连接的时候尽量使用短的电线以确保有很好的电磁兼容性。
我们推荐使用的方法是通过连接地脚螺丝连接。
6.2双主站6.2.1 AS-i 3.0 Profibus Gateways的连接，适用的型号BWU1569，BWU1601，BWU1655注意：AS-i电路1和电路2是由单独的电源供电。
不允许将从站或者中继器连接到hatched标记电缆线上。
不允许将AS-i电源或者另外一个主站连接到黄色电缆线上。
6.2.1.1 地线的连接注意：地线端可以连接在地脚螺丝上也可以连接在端子上。
地线连接的时候尽量使用短的电线以确保有很好的电磁兼容性。
我们推荐使用的方法是通过连接地脚螺丝连接。
6.3双主站版本，一个电源和一个网关用在两个AS-i电路中6.3.1 AS-i 3.0 Profibus Gateways的连接，适用的型号BWU1569，BWU1601，BWU1655注意：AS-i电路1和电路2是由相同的电源供电的。
单片机第10章习题解答
第10章思考题及习题10参考答案一、填空1．单总线系统只有一条数据输入/输出线，总线上的所有器件都挂在该线上，电源也通过这条信号线供给，。
答：DQ2．单总线系统中配置的各种器件，由DALLAS公司提供的专用芯片实现。
每个芯片都有位ROM，用激光烧写编码，其中存有位十进制编码序列号，它是器件的编号，确保它挂在总线上后，可唯一地被确定。
答：64，16，地址3．DS18B20是温度传感器，温度测量范围为℃，在-10～+85℃范围内，测量精度可达℃。
DS18B20体积小、功耗低，非常适合于的现场温度测量，也可用于各种空间内设备的测温。
答：数字，−55～+128，±0.5，恶劣环境，狭小4．SPI接口是一种串行接口，允许单片机与的带有标准SPI接口的外围器件直接连接。
答：同步，外设,多厂家5．SPI具有较高的数据传输速度，最高可达 Mbit/s。
答：1.056．I2C的英文缩写为，是应用广泛的总线。
答：Inter Interface Circuit，芯片间串行扩展7．I2C串行总线只有两条信号线，一条是 SDA，另一条是 SCL。
答：数据线，时钟线8．I2C总线上扩展的器件数量不是由负载决定的，而是由负载确定的。
答：电流，电容9．标准的I2C普通模式下，数据的传输速率为 bit/s，高速模式下可达 bit/s。
答：100k，400k二、判断对错1. 单总线系统中的各器件不需要单独的电源供电，电能是由器件内的大电容提供。
对2. DS18B20可将温度转化成模拟信号，再经信号放大、A/D转换，再由单片机进行处理。
错3. DS18B20的对温度的转换时间与分辨率有关。
对4. SPI串行口每发送、接收一位数据都伴随有一个同步时钟脉冲来控制。
对5. 单片机通过SPI串行口扩展单个SPI器件时，外围器件的片选端CS一定要通过I/O口控制。
错6. SPI串行口在扩展多个SPI器件时，单片机应分别通过I/O口线来控制各器件的片选端CS来分时选通外围器件。
第10章 总线
第17页 2012年6月11日星期一
第10章 10.2.5 STD总线
总
线
STD总线于1987年推出，是一种针对工业控制系统 开发的总线。
1. STD总线特点 高可靠性 小板结构
结构简单 总线兼容结构
第18页 2012年6月11日星期一
第10章 2．STD总线规范
总
线
最初针对8位微型计算机推出
•
为了使图中信号不至太乱，省略了原 ISA总线信号A、B、C、D列的说明(红 色脚)，只给出了EISA增加的信号E、F、 G、H列的说明。
第15页 2012年6月11日星期一
第10章
总
线
10.2.4 VME总线
VME（Versa Mould European）是商业化的完全开 放的32位总线。现采用的大多为VME64 。
第10章 2. VME总线的组成
⑴数据传送总线 ⑵裁决总线 ⑶中断总线 ⑷公用总线
总
线
VME总线是电气电子工程学会（IEEE）和国家电子 技术委员会制定的第一个32位总线标准，其高性能使 其成为最流行的32位总线。而其多用性，则同时确保 当技术性能发展到高水平时，VME总线将很容易适 应新的要求，而不会使现有的设备过时。
中断请求 DMA信号 主控信号
IRQ 1 1 IRQ 1 2 IRQ 1 3 IRQ 1 4 D A C K0 DRQ 0 D A C K5 DRQ 5 D A C K6 DRQ 6 D A C K7 DRQ 7 +5 V MAST E R GN D
地址线
存储器 读写
高位数据线
IS A 总 线 的 扩 展 引 脚
第10章 10.1.2 总线的分类
第十章 can模块
• 10.2.3 CAN 接收缓冲寄存器 • 本节给出了接收缓冲寄存器及其相关的控制寄存器。以
其中一个接收缓冲器为例。 • 寄存器 10-7： CiRX0CON：接收缓冲器0 状态和控制
寄存器
• bit 15-8 未用位： 读作0 • bit 7 RXFUL：接收满状态位 • 1 = 接收缓冲器包含有效的接收报文 • 0 = 接收缓冲器准备接收新报文
• 10.2.2 CAN 发送缓冲寄存器 • 寄存器 10-2： CiTXnCON：发送缓冲器状态和
控制寄存器
• bit 15-7 未用位：读作0 • bit 6 TXABT： 报文中止位 • 1 = 报文被中止 • 0 = 报文未被中止
• 注： • 当TXREQ 置位时此位被清零。 • bit 5 TXLARB： 报文丢失仲裁位 • 1 = 报文在发送过程中失去仲裁 • 0 = 报文在发送过程中不失去仲裁 • 注： • 当TXREQ 置位时此位被清零。 • bit 4 TXERR： 发送时的错误检测位 • 1 = 报文发送时发生总线错误 • 0 = 报文发送时未发生总线错误 • 注： • 当TXREQ 置位时此位被清零。 • bit 3 TXREQ： 报文发送请求位 • 1 = 请求报文发送 • 0 = 如果TXREQ 已置位，将中止报文发送，否则不会
• bit 15-10 EID<5:0>：扩展标识符的5-0 位 • bit 9 TXRTR：远程发送请求位 • 1 = 报文将请求远程发送 • 0 = 正常报文发送 • bit 8-7 TXRB<1:0>：保留位
• 注： 根据CAN 协议，用户必须将这些位置为1。 • bit 6-3 DLC<3:0>：数据长度码位 • bit 2-0 未用位：读作0
单片机10串行总线扩展技术(参考课件)
在起始状态S之后，先发送一个7位从机地址，接 着第8位是数据方向位，R/ W ＝0表示发送(写)，R/ W＝1 表示请求数据(读)。一次数据传输总是由主机产生停止 状态P而结束。但是，如果主机还希望在总线上传输数 据，那么，它可以产生另一个起始状态和寻址另一个 从机，不需要先产生一个停止状态。在这种传输方式 中，就可能有读写方式的组合。
图10.1 单主机系统I2C总线扩展示意图
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10.1.1 I2C总线
采用I2C总线设计系统的优点： （1）功能框图中的功能模块与实际的外围器件对应， 可以使系统设计直接由功能框图快速地过渡到系统样 机。 （2）外围器件直接“挂在”I2C总线上，不需设计总 线接口；增加和删减系统中的外围器件，不会影响总 线和其他器件的工作，便于系统功能的改进和升级。 （3）集成在器件中的寻址和数据传输协议可以使系统 完全由软件来定义。
10.1.2 I2C总线的数据传输
（四）应答
I2C协议规定，在每个字节传送完毕后，必须有一 个应答位。应答位的时钟脉冲由主机产生。在应答时 钟有效期间，发送设备把数据线SDA置为高电平；接 收设备必须把数据线SDA置为低电平，并且在此期间 保持低电平状态，以便产生有效的应答信号。
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10.1.2 I2C总线的数据传输
主机是指启动数据的传送（发起始信号）、发出时 钟信号、发出终止信号的器件。通常，主机由单片机 或其它微处理器担任。
被主机访问的器件叫从机（或称从器件），它可以 是其它单片机，或者其他外围芯片，如：A/D、D/A、 LED或LCD驱动、串行存储器芯片。
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10.1.1 I2C总线
（3）I2C总线支持多主（multi-mastering）和主从 （master-slave）两种工作方式。
计算机组成原理第10章习题指导
T0 MDR→Bus→R2 R2→Bus→E
；E 通过总线送 ALU
2
计算机组成原理第 10 章习题
（3）完成“STA @mem”指令所需的微操作命令及节拍安排 取指周期 T0 PC→Bus→MAR，1→R T1 M(MAR) →MDR，(PC) + 1→PC T2 MDR→Bus→IR，OP(IR) →微操作命令形成部件 间址周期 T0 Ad(IR) →Bus→MAR，1→R T1 M(MAR) →MDR 执行周期 T0 MDR→Bus→MAR，1→W T1 ACC→Bus→MDR T2 MDR→M(MAR)
操作控制
28位
判断
3位
下地址
9位
图 10.3 例 10.5 微指令格式
例 10.6 某机共有 52 个微操作控制信号，构成 5 个相斥类的微命令组，各组分别包含 5、 8、2、15、22 个微命令。已知可判定的外部条件有两个，微指令字长 28 位。
（1）按水平型微指令格式设计微指令，要求微指令的下地址字段直接给出后续微指令 地址。
#
（2）中央控制节拍包括取指阶段所有节拍和执行阶段的 T0 、T1 、T2 3 个节拍，完 成取指令和取操作数及乘法运算前的准备工作。局部控制节拍是执行阶段的 T0*和 T1*节拍， 其中 T0*为重复加操作，受 Q 寄存器末两位 Q14Q15 控制，最多执行 15 次；T1*为移位操作， 共执行 14 次。
计算机组成原理第 10 章习题
第 10 章 控制单元的设计
例 10.1 设 CPU 中各部件及其相互连接关系如图 10.1 所示。图中 W 是写控制标志，R 是读控制标志，R1 和 R2 是暂存器。
存储器
W R MAR
MDR
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同步方式
总线上的主、从设备在同一时钟的控制下进行传送，完成一次 数据传送的传输周期（即总线周期）是固定的。 例如：PCI总线等 特点
适合高速传输 时钟周期 便于电路设计 系统的组成缺乏灵活性
时钟
地址 数据
总线周期 计算机科学与技术学院 体系结构中心
总线周期
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异步方式
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PCI总线的基本概念（2）
高速外设，如图形卡、硬盘控制器等可从ISA 总线上卸下而通过局部总线直接挂接到CPU总 线上，使之与高速的CPU总线相匹配。
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PCI总线特点（1）
独立于处理器。即PCI插卡可插到不同主频主机中 总线时钟频率33.3MHz（V2.0）/66.6MHz（V2.1） 总线宽度32位，可扩充到64位 最大数据传输率133MB/s(266MB/s) 支持突发（Burst）传输 采用同步操作 能自动识别外设 适应5V和3.3V电源环境 预留扩展空间
基于EISA总线的微机系统结构
CPU (486/Pentium) RAM 与 L2 CPU 局部总线 Cache 控制器 L2 Cache 一般为 512K 主存 DRAM 4~768MB SIMMS 64~128K ROM BIOS 8 位 X 总线 8042MPU 键盘/鼠标控制器 实时时钟/日历 CMOS RAM 后备电池
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STD总线（2）
电源线：1~6、53~56 数据总线：7~14，8位数据线 地址总线：15~30，20位地址线 控制总线：31心
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10.3 PCI总线
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PCI总线的基本概念（1）
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总线分类（2）
外总线（External Bus） 也称为通信总线或设备总线。它是系统之间或系统与 外设之间进行连接和传输信息的一组信号线。 如：Centronics打印机总线、RS232C、USB接口等
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总线分类（3）
内总线 扩充存储器 外总线 通信接口 CPU 芯片总线 打印机接口 ROM RAM 主机板 网络接口 局域网 IO接口 仪表接口 打印机 智能仪表 计算机
EISA 核心 逻辑芯片组 内含： 7 个 DMA 通道 15 级中断 时间/计数器 EISA 总线扩展与 控制器控制
ISA 总线
8 位 XT 插槽
16 位 ISA 插槽 EISA 总线 32 位 EISA 插槽
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EISA新增加信号线（1）
BE0~BE3 字节允许信号，指明当前总线周期传送4个字 节中的哪个字节 D16~D31 新增加的数据线 LA2~LA16，LA17~LA31 新的地址线，没有锁存 M/IO 用于区分EISA的访存周期和I/O周期
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总线传输过程（2）
传数阶段 主模块和从模块之间进行数据传输 结束阶段 主从模块的有关信息均从系统总线上撤除，让出总线
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总线数据传输的握手方式
同步方式 异步方式 半同步方式 分离方式
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EISA新增加信号线（4）
LOCK 封锁信号，主控用此信号排斥其他主控对存储 器的存取
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STD总线（1）
是一种工业控制上使用的标准 采用公共母板（如下图所示）与标准插板（模 块）结构 模块种类很多：CPU模块、存储器模块、A/D 模块、D/A模块、显示模块等 插板尺寸为165.1x114.3mm
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总线的性能参数（3）
其他性能 电源电压（5V或3.3V），数据宽度是否扩展等。
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总线传输过程（1）
系统总线上的数据是在主模块（主设备）的控制下进 行的，主模块有控制总线的能力，如CPU或DMA控 制器。总线完成一次数据传输分为4个阶段： 申请阶段 欲使用总线的主模块提出申请，总线仲裁器确定把下 一个传输周期的总线使用权指配给哪个模块 寻址阶段 获得总线使用权的主模块发出存储器地址或I/O端口 地址，使从模块启动
EISA总线
Ethenet 控制器
PCMCIA 控制器
ISA总线
PCI总线
I/O支持
基础I/O
I/O支持
并口 游戏 声频
I/O支持
软盘 键盘 串口
PCI可选槽口
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10.2 系统总线
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ISA总线
ISA（Industry Standard Architecture)总线也称为AT总线
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总线的性能参数（2）
异步：采用应答式传输技术，传输周期可能较长。
传输速率较慢 多路复用 地址线和数据线共用一组物理线 负载能力 可简单的表示为所连接的电路插板的数量 信号线数 总线控制方式 传输方式，总线仲裁方式，中断分配方式，设备自动 配置等
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8位、16位、32位数据宽度 32位地址，可寻址4GB空间 工作频率8.3MHz 数据传输率33MB/s（8.3332/8） 插槽与ISA兼容
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EISA总线插槽
EISA总线插槽分为上下两层
ISA插板
EISA插板
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分离方式
将传输周期（总线周期）分成两个子周期 子周期1 主模块发出地址、控制命令（读或写）。主模块释 放总线，供其他模块使用。 子周期2 从模块准备好数据后，申请总线，获准后将数据回 送。 使用在小型机系统中 特点 大大提高总线的利用率 适用于多个主模块的系统
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总线分类（1）
芯片总线（Chip Bus） 它是指芯片内部引出的总线，微处理器的引脚信号就 是芯片总线。 内总线（Internal Bus） 也称系统总线或板级总线。它是系统内部各部件（插 板）之间进行连接和传输信息的一组信号线。 常用的内总线有：ISA总线、STD总线、MCA总线 PCI总线等。
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总线的性能参数（1）
总线的时钟频率 总线工作频率。决定总线传输速率的主要因素之一 总线宽度 数据总线的位数 总线传输速率 在总线上每秒传输的最大字节数（MB/S） 同步方式 同步：严格按系统时钟的定时进行主、从模块之间 的传输操作
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ISA总线的定义（2）
T/C、MASTER、RESETDRV、I/OCHCK、 I/OCHRDY、OWS 时钟线、电源、地线等
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EISA总线
EISA（Extended ISA)总线 为了与IBM设计的微通道结构MCA（非开放 的）进行竞争，以Compaq为首的兼容厂家提 出的向后兼容的开放标准
8/16位数据线 24位地址线，寻址16MB空间 I/O地址空间0100H-03FFH 最高工作频率8MHz，数据传输率
B1
A1
16MB/s D1 中断功能 DMA通道功能 由62线的PC总线插槽再扩展36线插 D18 槽形成
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B31
PC总线 A31 C1 C18
随着微处理器性能的不断提升，ISA总线16MB/s的数据传输率 已成为系统的瓶颈 1991年，由Intel公司首先提出了PCI （Peripheral Component Interconnect）的概念。PCI总线是PC体系结构的重大发展。 它打破了数据I/O的瓶颈，使高性能CPU的功能得以充分发挥。 1992年Ver1.0→2004年Ver3.0 PCI总线的含义是周边器件互连。从结构上看，局部总线是在 ISA总线和CPU总线之间插入一级总线。具体由一个桥接电路 实现对这一层的管理，并实现上下之间的接口以协调数据的传 送。管理器提供了信号缓冲，使之能支持数10种外设，并能在 高时钟频率下保持高性能。PCI总线也支持总线主控技术，允 许智能设备在需要时取得总线控制权，以加速数据传送。
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EISA新增加信号线（2）
START 指明EISA总线周期的开始 CMD 总线周期中命令的定时控制 MSBURST 主设备用此信号指明它具有能力完成突发式周 期 SLBURST 从设备用此信号向主设备表明它支持突发式周 期
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ISA总线的定义（1）
96条线分为5类：地址线、数据线、控制线、时钟线、 电源线 地址线 SA0~SA19和LA17~LA23，后者为非锁存信号 数据线 SD0~SD7、SD8~SD15 控制线 AEN、BALE、IOR、IOW、SMEMR、SMEMW、 MEMR、EMRW、MEMCS16、I/OCS16、SBHE、 IRQ3~IRQ7、IRQ10~IRQ15、DRQ0~DRQ3、 DRQ5~DRQ7、DACK0~DACK3、DACK5~DACK7
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总线的组成
数据总线 用于传输数据，双向三态。宽度有8位、16位、32位、 64位等 地址总线 用于传输地址，单向三态。宽度有8位、16位、32位、 64位等 控制总线 用于传输控制和状态信息。 电源和地线 确定电源种类及地线分布和用法。有12V、 5V、 3.3V等