数字钟

多功能数字钟设计电子与信息工程系 陈林1一、学习目标 掌握可编程逻辑器件的应用开发技术 ——设计输入、编译、仿真和器件编程；  熟悉EDA软件使用 熟悉EDA软件使用；  掌握Verilog HDL设计方法；  分模块、分层次数字系统设计二、实验内容要求（p286设计课题4 ）  基本功能 准确计时，以数字形式（十二进制） 显示时、分、秒的时间 显示时 分 秒的时间 校正时间：时、分 快校与慢校（1Hz 与手动） 复位 00:00:00 复位：00:00:003二、实验内容要求（p286设计课题4 二 实验内容要求（p286设计课题4 ）选做：(5分) 选做 (5分)  （1）任意闹钟；  （2）小时为12/24进制可切换  （3）报正点数（几点钟LED闪烁几下）  （4）十进制加/减可逆计数器设计（2分） 制加 数 分 （p286 设计课题2）三、层次化、模块化设计方法为什么要采用层次化、模块化设计方法？  对于复杂系统-----“分而治之”方便设计 使设计课题进 步细化, 明确各层次 各 方便设计---使设计课题进一步细化, 明确各层次、各 模块目标, 条理清晰； 方便调试---使设计中出现的问题在模块级就能发现, 方便调试 使设计中出现的问题在模块级就能发现 及时处理 方便维护---模块化、层次化维护与修理 方便维护 模块化 层次化维护与修方便后续开发与更新---拓展、继承、移植方 便 管 理三、层次化、模块化设计方法为什么要采用层次化、模块化设计方法？  “分而治之”  对于一个复杂的数字系统 运用层次化设计 对于 个复杂的数字系统, 方法, 使设计课题进一步细化, 分块设计, 条 理清晰。

另外, 理清晰 另外 在调试时可采用逆向调试方 式, 即从模块调试向总体调试方向开展调试 工作, 使设计中出现的问题在模块级就能发 现, 及时处理, 这样就会使一个复杂的设计 这样就会使 个复杂的设计 变得容易调试, 缩短了设计时间。

三、层次化、模块化设计方法 如何采用层次化设计方法？ 自顶向下 自底向上自顶向下---先设计顶层总框图, 该框图由若干个具有 特定功能的源模块组成。

下一步针对这些具有不同 功能的模块进行设计, 对于有些功能复杂的模块, 还 可以将该模块继续化分为若干个功能子模块, 这样就 将该模块继续化分为若 个功能 模块 形成模块套模块的层次化设计方法。

数字钟主体计时模块框图举例三、层次化设计方法 高层次设计是一种“自顶向下”的全新设计 方法，这种设计方法首先从系统设计入手， 在顶层进行功能方框图的划分和结构设计。

 由于设计的主要仿真和调试过程是在高层次 上完成的，这既有利于早期发现结构设计上 上完成的 这既有利于早期发现结构设计上 的错误，避免设计工作的浪费，又减少了逻 辑功能仿真的工作量，提高了设计的一次成 功率。

层次化设计举例 －100进制计数器  由10进制计数器构成100进制计数器 数 构 数//***************** counter100.v (BCD: 00~59)*************//100进制计数器：调用10进制模块两次 进制计数 用 进制模块 次module counter100(Cnt, nCR, EN, CP); input CP, nCR, EN; output [7:0] Cnt; //模60计数器的输出信号 模 计数 的输出信号 wire [7:0] Cnt; //输出为8421 BCD码 wire ENP; //计数器十位的使能信号（中间变量） counter10 UC0 (Cnt[3:0], nCR, EN, CP); //计数器的个位 counter10 UC1 (Cnt[7:4], nCR, ENP, CP); //计数器的十位 ( [ ], , , ); 计数 的十位 assign ENP = (Cnt[3:0]==4'h9); //产生计数器十位的使能信号 endmodule层次化设计举例（续） －100进制计数器 100进制计数器  由10进制计数器构成100进制计数器 数 构 数//**************** counter10.v ( BCD: 0~9 ) ************** module counter10(Q nCR EN, CP); counter10(Q, nCR, EN input CP, nCR, EN; output [3:0] Q; reg [3:0] Q; always @(posedge CP or negedge nCR) begin if( nCR) if(~nCR) Q <= 4'b0000; 4 b0000; // nCR＝0，计数器被异步清零 nCR 0，计数器被异步清零 else if(~EN) Q <= Q; //EN=0,暂停计数 else if(Q == 4'b1001) Q <= 4'b0000; else Q <= Q + 1'b1; < 1 b1; //计数器增1计数 end endmodule层次化设计举例 100进制计数器 层次化设计举例－100进制计数器四、数字钟设计思路分计数器计满60后向 小时计数器按照“12 小时计数器进位 进制”规律计数 计数器的输出经译码器送显示器 数字钟电路系统由 体电路和扩展电路两大部分所 成 数字钟电路系统由主体电路和扩展电路两大部分所组成秒计数器计满60后向 分计数器进位时、分、秒计数器的设计 分和秒计数器都是模M=60的计数器 其计数规律为00 01 其计数规律为00—01—…—58—59—00… 58 59 00 时计数器： 若采用24小时制 计数器为24进制 其计数规律为 若采用24小时制：计数器为24进制，其计数规律为00—01……—02—23—00….  若采用12小时制：计数器为12进制，其计数规律为 01—02……—12—01…. 24小时制：当数字钟运行到23时59分59秒时，秒的 小时制：当数字钟运行到 时 分 秒时，秒的 个位计数器再输入一个秒脉冲时，数字钟应自动显 示为00时00分00秒。

 12小时制：当数字钟运行到12时59分59秒时，秒的 个位计数器再输入一个秒脉冲时，数字钟应自动显 示为01时00分00秒。

为 时 分 秒数字钟主体计时模块框图举例任意闹钟设定作用模块举例多功能数字钟总体框图举例实验报告要求     封面：实验名称，系，班，姓名，学号，指导教师 封面 实验名称 系 班 姓名 学号 指导教师 实验名称 实验任务及要求 实验条件（实验仪器、软件、实验板等） 需求分析与系统设计说明： 需求分析、组成框图、工作原理  模块设计（源代码及注释）及仿真波形 模块设计 源代码及注释 及仿真波形  总体仿真波形（对波形含义的说明） 调试过程： 调试步骤  调试中碰到的问题及解决方法  最后观察到的实验结果 实验总结 功能扩展  实验的收获、体会及待改进的问题Verilog HDL 硬件描述语言简介注释行：单行注释、多行注释 标识符取名规则： 标识符取名规则必须是由字母或下划线开头，长度小于1024字符 后续部分可以是字母、数字、下划线 以反斜杠 \ 开头，以空白符结尾的任何字符序列 以反斜杠“\”开头 以空白符结尾的任何字符序列标识符区分大、小写2013-5-2519关键词：Verilog HDL 内部 使用的 关键 内部已使用的词。

关键 都是 关键词都是小写。

四种逻辑状态：0 1 x或X z或Z逻辑零、逻辑非、低电平 逻辑零 逻辑非 低电平 逻辑1、逻辑真、高电平 不确定的逻辑状态 高阻态2013-5-2520常量及其表示方法在程序运行过程中，其值不能被改变的量称为常量三类常量：整数、实数、字符串 1.整数 基数格式表示： 基数格式表示 +/-< +/ < 位宽><基数符号><按基数表示 的数值> 3 blOl 3＇blOl2013-5-258 h2A 8＇h2A21常量及其表示方法数制 二进制 八进制 十进制 十六进制2013-5-25基数符号 合法的表示值 B or b O or o D or d H or h 0,1,x,X,z,Z,?,_ 0~7, x,X,z,Z,?,_ 0~9, _ 0~9,a~f,A~F,x,X,z,Z,?,_22常量及其表示方法2.实数 两种表示方法：十进制记数法 例：10.2 科学记数法 例：3.1e2 3.字符串：为两个双引号“ ”之间的字符， 3 字符串 为两个双引号“ ”之间的字符 字符串不允许跨行2013-5-2523变量的数据类型wire [n-1：0] 数据名1，数据名2，……，数据名n； 或 wire [n：1] 数据名1，数据名2，……，数据名n；reg [n-1：0] 数据名1，数据名2，……，数据名n； 或 reg [n：1] 数据名1，数据名2，……，数据名n； 在“always”模块内赋值的每一个信号都必须定义成reg型。

在“ l ”模块内赋值的每 个信号都必须定义成 型2013-5-25 24Verilog HDL的基本结构例1 用Verilog HDL语言描述 个上升沿D触发器。

HDL语言描述一个上升沿D触发器。

模块 module dff(q,clk,data); 句尾 名 分号 output q; input clk,data; p , ; reg q; 数据类型说明 功能描述 （行为描述） always @( l @(posedge clk) d lk) q<=data; endmodule2013-5-25 25端口类 型说明数据流描述方式例：module decoder(A,B,EN,Z);input A,B,EN; output[3:0] Z; p [ ] ; wire Abar,Bbar; assign Abar=~A; assign Bbar=~B; assign Z[0]=~(Abar&Bbar&EN); assign Z[1]=~(Abar&B&EN); assign Z[2]=~(A&Bbar&EN); assign Z[3]=~(A&B&EN); endmodule2013-5-25 26行为描述方式使用下述语句描述 1）initial 语句 2）always 语句 ） y在 always 模块内赋值的每 个信号都必须定义成reg型。