基于verilog的数字时钟设计

课程设计

基于Verilog HDL的数字秒表设计

系别：物理与电气工程学院

专业：微电子学

班级：<2>班

成员：

目录

一、前言 (3)

二、实验目的 (3)

三、功能设计 (3)

四、用Verilog描述电路 (4)

4.1时钟调校及计时模块 (4)

4.2整数分频模块 (8)

4.3时钟信号选择模块 (8)

4.4七段显示设置 (11)

4.4.1 BCD码显示模块 (11)

4.4.2 二位七段显示模块 (12)

4.4.3一位七段显示模块 (12)

4.5顶层模块实现 (14)

五、模拟与仿真 (15)

六、逻辑综合 (16)

七、下载到硬件电路 (16)

八、总结 (18)

九、心得体会 (18)

十、参考文献 (19)

一、前言

随着微电子技术的的飞速发展，大规模可编程器件的密度和性能不断提高，