FSK 实验报告

实验报告题目：FSK学生姓名岑哲辉学号201120110202专业班级通信11022014年3月 1浙江工业大学之江学院实验报告目录一实验目的和内容 (1)1.1 实验目的 (1)1. 2 实验内容和要求 (1)实验内容 (1)实验要求 (1)1. 3 实验器材 (1)二实验原理和设计步骤（含程序及仿真图、测试图等） (1)2.1 实验原理 (1)2.2 设计步骤 (2)2.2 采样1024个点的正弦波 (4)三项目下载 (13)四实验总结和心得体会 (14)一实验目的和内容1.1 实验目的1、掌握2FSK调制解调的原理及其实现方法；2、掌握QuartusⅡ开发软件的运用，在该软件下熟练的运用多种输入方式完成各种电路设计的要求；3、初步掌握VHDL语言，能够运用该语言编写简单的程序，完成设计要求；4、熟悉Modelsim仿真，学会观察测试结果的正确性；1. 2 实验内容和要求实验内容1、根据2FSK调制解调原理框图，在QuartusⅡ环境下设计调制电路各个模块。

2、完成m序列信码模块，将它作为2FSK的信号源。

在modelsim中进行仿真。

2、在modelsim中观察FSK调制仿真波形。

3、总结实验结果，完成实验报告。

实验要求使用QuartusⅡ软件，用M序列发生器作为信号源设计全数字2FSK调制解调系统，速率可自定。

并用Modelsim软件仿真出调制波形。

1. 3 实验器材QuartusⅡ开发系统、Modelsim仿真软件、计算机二实验原理和设计步骤（含程序及仿真图、测试图等）2.1 实验原理FSK（Frequency Shift Keying）---移频键控，或称数字频率调制。

是数字通信中使用较早的一种调制方式。

数字频率调制的基本原理是利用载波的频率变化来传递数字信息。

在数字通信系统中，这种频率变化不是连续而是离散的。

FSK广泛应用于低速数据传输设备中，根据国际电报和电话咨询委员会（ITU-T）的建议，传输速率为1200波特以下的设备一般采用FSK方式传输数据。

FSK具有调制方法简单易于实现，解调不需要恢复本地载波、可以异步传输、抗噪声和抗衰落性能较强等特点。

由于这些原因，FSK是在模拟电话网上用来传输数据的低速、低成本异步调制解调的一种主要调制方式。

在一个FSK系统中，发端把基带信号的变化转换成对应的载频变化，而在收端则完成与发端相反的转换，将载波频率的变化变为基带信号的变化。

FSK调制总体框图：方波源由FPGA实验设备系统晶振构成，本实验箱晶振频率为50MHz。

分频器载波1和载波2的频率不同，它们所用的分频器的模也不同。

由于载波的频率要高于m序列信号源的频率，因此产生m序列的分频器模要比产生载波的分频器模大。

m序列由伪随机信号m序列构成，可根据其生成多项式选择不同阶数的伪随机序列。

载波载波f1和载波f2通过之前完成的正弦波模块来设计，一周期取256点，采样点数或多或少可由自己决定。

调制采用二选一数据选择器即可完成。

2.2 设计步骤2.1 正弦信号发生器实验程序1、先将一个正弦波等间隔采样8个点。

2、对采样点进行量化、编码把正正弦信号抽样成八个采样点：0、π/4、π/2、 3π/4、π、 5π/4、 3π/2、 7π/4它们的采样值分别为：0、 0.707、 1、 0.707、 0 、 -0.707、 -1、 -0.707把它们扩大三倍后是：0、 2.121、 3、 2.121、 0、 -2.121、 -3、 -2.121把它们量化后是：0、 54、 76、 54、 0、 -54、 -76、 -54其8bit二进制编码00000000 00110110 01001100 00110110 00000000 11001010 10110100 110010103、通过VHDL语言编程实现数字载波的产生1、在modelsim中建立工程，编写程序，编译并仿真，查看仿真波形。

2、使用一个计数器，计数范围为0～7，每个值对应一个正弦波的采样值。

3、建议用CASE语句来写程序。

2.2 采样1024个点的正弦波①在MATLAB中输入语句，实现1024个点的采样、量化。

然后在modelsim中新建名为sinxinhao 的工程，再新建.hex 文件，定义1024个点，并将MATLAB中最终显示的1024个点复制到.hex 文件中，保存在工程所在的文件夹里。

②在QUARTUS.II里新建名为sinxinhao的工程，再新建.bdf 文件，画出如下图形。

③点击file下的自动产生如下各模块程序。

分别为：A.LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY altera_mf;USE altera_mf.all;ENTITY xinhao ISPORT(address: IN STD_LOGIC_VECTOR (9 DOWNTO 0);clock: IN STD_LOGIC := '1';q: OUT STD_LOGIC_VECTOR (7 DOWNTO 0));END xinhao;ARCHITECTURE SYN OF xinhao ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (7 DOWNTO 0);COMPONENT altsyncramGENERIC (address_aclr_a: STRING;init_file: STRING;intended_device_family: STRING;lpm_hint: STRING;lpm_type: STRING;numwords_a: NATURAL;operation_mode: STRING;outdata_aclr_a: STRING;outdata_reg_a: STRING;widthad_a: NATURAL;width_a: NATURAL;width_byteena_a: NATURAL);PORT (address_a: IN STD_LOGIC_VECTOR (9 DOWNTO 0); clock0: IN STD_LOGIC ;q_a: OUT STD_LOGIC_VECTOR (7 DOWNTO 0) );END COMPONENT;BEGINq <= sub_wire0(7 DOWNTO 0);altsyncram_component : altsyncramGENERIC MAP (address_aclr_a => "NONE",init_file => "sss1024.hex",intended_device_family => "Cyclone",lpm_hint => "ENABLE_RUNTIME_MOD=NO",lpm_type => "altsyncram",numwords_a => 1024,operation_mode => "ROM",outdata_aclr_a => "NONE",outdata_reg_a => "CLOCK0",widthad_a => 10,width_a => 8,width_byteena_a => 1)PORT MAP (address_a => address,clock0 => clock,q_a => sub_wire0);END SYN;B.LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY lpm;USE lpm.all;ENTITY counter8 ISPORT(clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END counter8;ARCHITECTURE SYN OF counter8 ISSIGNAL sub_wire0: STD_LOGIC_VECTOR (9 DOWNTO 0); COMPONENT lpm_counterGENERIC (lpm_direction: STRING;lpm_port_updown: STRING;lpm_type: STRING;lpm_width: NATURAL);PORT (clock: IN STD_LOGIC ;q: OUT STD_LOGIC_VECTOR (9 DOWNTO 0));END COMPONENT;BEGINq <= sub_wire0(9 DOWNTO 0);LPM_COUNTER_component : LPM_COUNTER GENERIC MAP (lpm_direction => "UP",lpm_port_updown => "PORT_UNUSED",lpm_type => "LPM_COUNTER",lpm_width => 10)PORT MAP (clock => clock,q => sub_wire0);END SYN；C.LIBRARY ieee;USE ieee.std_logic_1164.all;LIBRARY work;ENTITY sinxinhao ISPORT(clock : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END sinxinhao;ARCHITECTURE bdf_type OF sinxinhao ISCOMPONENT xinhaoPORT(clock : IN STD_LOGIC;address : IN STD_LOGIC_VECTOR(9 DOWNTO 0);q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT;COMPONENT counter8PORT(clock : IN STD_LOGIC;q : OUT STD_LOGIC_VECTOR(9 DOWNTO 0));END COMPONENT;SIGNAL ·· SYNTHESIZED_WIRE_0 : STD_LOGIC_VECTOR(9 DOWNTO 0);BEGINb2v_inst : xinhaoPORT MAP(clock => clock,address => SYNTHESIZED_WIRE_0,q => q);b2v_inst1 : counter8PORT MAP(clock => clock,q => SYNTHESIZED_WIRE_0);END bdf_type;④输入时钟（testbench）——给测试电路加以激励源以驱动电路library ieee;use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;use ieee.std_logic_unsigned.all;entity ss_tb isend ss_tb;architecture one of ss_tb iscomponent sinx isport(pin_name,pin_name1:in std_logic;y :out std_logic_vector(7 downto 0));end component;signal pin_name :std_logic:='1';signal pin_name1 :std_logic:='1';signal y :std_logic_vector(7 downto 0):="00000000"; constant clk_period:time:=10 ms;beginu1:sinx port map(pin_name=>pin_name,pin_name1=>pin_name1,y=>y);processbeginwait for clk_period/10000;pin_name<='1';wait for clk_period/10000;pin_name<='0';end process;processbeginwait for clk_period/10000;pin_name1<='1';wait for clk_period/10000;pin_name1<='1';end process;end;5 添加5分频器library ieee;use ieee.std_logic_1164.all;entity fenpinqi isport (clk_in:in std_logic;clk_out:out std_logic);end fenpinqi;architecture third of fenpinqi isconstant fpb:integer :=4;constant temp:integer :=1;signal aqi:integer range 0 to fpb;beginprocess (clk_in)beginif rising_edge (clk_in) thenif aqi < fpb thenaqi <= aqi+1;elseaqi <=0;end if;end if;end process;process (clk_in)beginif rising_edge (clk_in) thenif (aqi <=temp) thenclk_out <='1';elseclk_out <='0';end if;end if;end process;end third;6 设置数据选择器library ieee;use ieee.std_logic_1164.all;entity sjxzq isport (ch0,ch1:in std_logic;s0:in std_logic;dout:out std_logic);end sjxzq;architecture first of sjxzq isbegindout <= ch0 when s0 = '0' elsech1 when s0 = '1' else'Z';end first;在QuartusⅡ环境下设计调制电路各个模块如图：7 设置数字信源library ieee;use ieee.std_logic_1164.all;entity PN isport (clk:in std_logic;load:in std_logic;Q:out std_logic);end PN;architecture behav of PN issignal c0,c1,c2,c3,c4,c5,c6,c7:std_logic;beginprocess(clk,load)beginif clk'event and clk='1'thenif(load='1')thenc7<='0';c6<='0';c5<='0';c4<='0';c3<='0';c2<='0';c1<='0';c0<='1';Q<=c7;c1<=c0;c2<=c1;c3<=c2;c4<=c3;c5<=c4;c6<=c5;c7<=c6;c0<=c7 xor c4 xor c3 xor c2;Q<=c7;end if;end if;end process;end behav;完成m序列信码模块，在modelsim中进行仿真如图：8 为数字信源加1024分频器library ieee;use ieee.std_logic_1164.all;entity fengpinqi1023 isport (clk_in:in std_logic;clk_out:out std_logic);end fengpinqi1023;architecture third of fengpinqi1023 isconstant fpb:integer :=2047;constant temp:integer :=1;signal aqi:integer range 0 to fpb;beginprocess (clk_in)beginif rising_edge (clk_in) thenif aqi < fpb thenaqi <= aqi+1;elseaqi <=0;end if;end if;end process;process (clk_in)beginif rising_edge (clk_in) thenif (aqi <=temp) thenclk_out <='1';elseclk_out <='0';end if;end if;end process;end third;⑤将以下文件均添加到modelsim中的sinxinhao.mdf中，全部编译。