EDA技术及应用试卷C含答案

合集下载

(完整版)EDA技术试题库

EDA试题库建设[70%基础题，20%中档题，10%提高题（试题容量：20套试卷，其中每套试题填空题10空（每空2分），选择题10题（每题2分）），简答题4题（每题5分），分析题2题（每题10分），设计题2题（每题10分）。

]基础题部分填空题（140空）1．一般把EDA技术的发展分为（CAD）、（CAE）和（EDA）三个阶段。

2．EDA设计流程包括（设计准备）、（设计输入）、（设计处理）和（器件编程）四个步骤。

3．时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真,因此又称为（功能仿真）。

4．VHDL的数据对象包括（变量）、（常量）和（信号），它们是用来存放各种类型数据的容器。

5．图形文件设计结束后一定要通过（仿真），检查设计文件是否正确。

6．以EDA方式设计实现的电路设计文件，最终可以编程下载到（FPGA）或者（CPLD）芯片中，完成硬件设计和验证。

7．MAX+PLUS的文本文件类型是（.VHD）。

8．在PC上利用VHDL进行项目设计，不允许在（根目录）下进行，必须在根目录为设计建立一个工程目录。

9．VHDL源程序的文件名应与（实体名）相同，否则无法通过编译。

10.常用EDA 的设计输入方式包括（文本输入方式）、（图形输入方式）、（波形输入方式）。

11.在VHDL 程序中，（实体）和（结构体）是两个必须的基本部分。

12.将硬件描述语言转化为硬件电路的重要工具软件称为（HDL 综合器）。

13、VHDL 的数据对象分为（常量）、（变量）和（信号）3 类。

14、VHDL 的操作符包括（算术运算符）和（符号运算符）。

15、常用硬件描述语言有（Verilog HDL）、（AHDL）以及（VHDL）。

16、VHDL基本语句有（顺序语句）、（并行语句）和属性自定义语句。

17、VHDL 同或逻辑操作符是（XNOR）。

18、原理图文件类型后缀名是（.GDF），Verilog HDL语言文本文件类型的后缀名是（.V ）。

eda期末考试试题及答案

eda期末考试试题及答案EDA期末考试试题及答案一、选择题（每题2分，共20分）1. EDA（电子设计自动化）主要应用于以下哪个领域？A. 机械设计B. 建筑设计C. 电子电路设计D. 软件开发答案：C2. 在EDA软件中，以下哪个不是常见的设计流程？A. 原理图设计B. 电路仿真C. 手动布线D. 封装设计答案：C3. 下列哪个不是EDA工具的组成部分？A. 原理图编辑器B. PCB布局工具C. 3D建模软件D. 仿真分析工具答案：C4. 在EDA设计中，PCB指的是什么？A. 印刷电路板B. 个人计算机C. 程序控制板D. 功率控制板答案：A5. 以下哪个是EDA设计中常用的文件格式？A. .txtB. .pdfC. .schD. .jpg答案：C...（此处省略其他选择题）二、简答题（每题10分，共30分）1. 简述EDA设计流程的主要步骤。

答案：EDA设计流程通常包括原理图设计、电路仿真、PCB布局、布线、封装设计、测试与验证等步骤。

2. 解释什么是PCB布线，并说明其重要性。

答案：PCB布线是指在印刷电路板上将电子元件的引脚通过导电路径连接起来的过程。

布线的重要性在于它直接影响电路的性能、可靠性和生产成本。

3. 描述电路仿真在EDA设计中的作用。

答案：电路仿真在EDA设计中用于模拟电路在不同条件下的行为，帮助设计者预测电路的性能，优化设计，并在实际制造之前发现潜在的问题。

三、计算题（每题15分，共30分）1. 给定一个简单的RC电路，计算其时间常数τ。

答案：时间常数τ是电容C和电阻R的乘积，即τ = R * C。

2. 假设一个电路的输入信号频率为1kHz，计算其周期T。

答案：周期T是频率f的倒数，即T = 1/f = 1/1000Hz = 1ms。

四、设计题（20分）设计一个简单的放大器电路，并使用EDA工具绘制其原理图。

答案：（此处应有原理图，但无法提供图像，故省略）五、论述题（20分）论述在现代电子设计中，EDA工具的重要性及其对设计流程的影响。

EDA技术期末试卷含答案资料

精品文档一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。

A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路是A．QuartusIIAltera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLAlteraB．是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。

A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then 前一代C．MAX+plusII是AlteraFPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于．DQuartusII完全支持VHDL、Verilog的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试开发工具中的专用综合器的是2．以下工具中属于FPGA/CPLD BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试C ．Active HDL D．QuartusII Leonardo Spectrum ．AModelSim B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；．3以下器件中属于Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试D．BMAX系列器件．原理图A．ispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS系列器件C．XC9500系列器件D．FLEX 12．在VHDL 。

A 的描述中，正确的是以下关于信号和变量的描述中错误的是4． B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线PROCESSAA ．信号的定义范围是结构体、进程B 成后，等待下一次进程启动C．除了没有方向说明以外，信号与实体的端口概念是一致的B．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成D．当前进程中声明的变量也可用于其他进程以下关于状态机的描述中正确的是5． BB MooreA．型状态机其输出是当前状态和所有输入的函数13．下列语句中，不属于并行语句的是语句B．CASE 型的输出变化要领先一个时钟周期型状态机相比，．与BMooreMealy A．进程语句…语句…ELSE D．WHEN ．元件例化语句MealyC．型状态机其输出是当前状态的函数 C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的14．以上都不对D ．VHDL B 下列标识符中，．库是不合法的标识符。

eda技术实用教程期末考试题及答案

eda技术实用教程期末考试题及答案一、选择题（每题2分，共20分）1. EDA技术中，FPGA代表的是（）。

A. 现场可编程逻辑阵列B. 现场可编程门阵列C. 现场可编程逻辑器件D. 现场可编程门器件答案：B2. 在EDA技术中，VHDL是一种（）。

A. 硬件描述语言B. 软件描述语言C. 系统描述语言D. 网络描述语言答案：A3. 下列哪个不是EDA工具的主要功能（）。

A. 逻辑综合B. 电路仿真C. 代码编译D. 布局布线答案：C4. 在VHDL中，下列哪个关键字用于定义并行语句（）。

A. ifB. beginC. loopD. process答案：B5. 在EDA技术中，用于测试和验证数字电路的EDA工具是（）。

A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：B6. 下列哪个不是FPGA的配置方式（）。

A. 在系统可编程B. 串行配置C. 并行配置D. 网络配置答案：D7. 在VHDL中，用于定义信号的关键字是（）。

B. constantC. signalD. type答案：C8. 在EDA技术中，用于描述数字电路行为的模型是（）。

A. 结构模型B. 数据流模型C. 行为模型D. 混合模型答案：C9. 在VHDL中，下列哪个关键字用于定义过程（）。

A. procedureB. functionD. entity答案：C10. 在EDA技术中，用于优化电路性能的EDA工具是（）。

A. 逻辑综合工具B. 电路仿真工具C. 布局布线工具D. 测试生成工具答案：C二、填空题（每题2分，共20分）1. EDA技术中的“EDA”代表的是______、______和______。

答案：电子设计自动化2. VHDL中的并发语句包括______、______、______和______。

答案：信号赋值、条件信号赋值、选择信号赋值、元件实例化3. 在FPGA设计中，______是用于存储配置数据的非易失性存储器。

eda考试题及答案

eda考试题及答案题分为两部分～第一部分画图制pcb 版～分9个图，要分别进行练习～如下:1、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:U1的封装为DIP14，U2的封装为DIP16，R1、R2的封装为AXIAL0.3，C1的封装为RAD0.2，Y1的封装为XTAL1，S1的封装为DIP16，J2的封装为SIP2。

2、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:R1、R2、R3、R4、Rc、RL的封装为AXIAL0.4，Rw的封装为VR3，C1、C2、Ce的封装为RB.2/.4，Q1的封装为TO-92A，J1、J2的封装为SIP2。

3、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:R1、R2、R3的封装为AXIAL0.4，R的封装为VR2，UA741的封装为DIP8，JP1、JP2的封装为SIP2。

4、用protel99画出原理图，并制出相应的3000*3000(mil)PCB板其中:R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，U1、U2、DS1的封装为DIP16。

5、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:U1、U2的封装为DIP14，J1、J2的封装为SIP2。

6、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中:U1的封装为DIP16，U2、U3的封装为DIP14， J2的封装为SIP3。

7、用protel99画出原理图，并制出相应的2000*3000(mil)PCB板其中:R1、R2、R3、R4、R5、R6、R7的封装为AXIAL0.4，Rw的封装为VR3，U1的封装为DIP8， J1的封装为SIP2。

8、用protel99画出原理图，并制出相应的2000*2000(mil)PCB板其中: U1的封装为DIP16，U2的封装为DIP14，J1的封装为SIP6。

电子与通信技术：EDA技术考试题

电子与通信技术：EDA技术考试题1、单选可以不必声明而直接引用的数据类型是（）。

A.STD_LOGICB.STD_LOGIC_VECTORC.BITD.前面三个答案都是错误的正确答案：C2、单选电（江南博哥）子系统设计优化，主要考虑提高资源利用率减少功耗（即面积优化）及提高运行速度（即速度优化），下列方法（）不属于面积优化。

A、流水线设计B、资源共享C、逻辑优化D、串行化正确答案：A3、单选在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。

A.IFB.THENC.ANDD.OR正确答案：B4、单选关于VHDL数据类型，正确的是（）。

A.数据类型不同不能进行运算B.数据类型相同才能进行运算C.数据类型相同或相符就可以运算D.运算与数据类型无关正确答案：D5、名词解释HDL正确答案：硬件描述语言6、单选MAX+PLUSII的设计文件不能直接保存在（）。

A.硬盘B.根目录C.文件夹D.工程目录正确答案：B7、填空题EDA设计输入主要包括（）、（）和（）。

正确答案：图形输入；HDL文本输入；状态机输入8、问答题结构体的三种描述方式。

正确答案：即行为级描述、数据流级描述和结构级描述。

9、填空题时序仿真是在设计输入完成之后，选择具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为功能（）。

正确答案：仿真10、单选综合是EDA设计流程的关键步骤，在下面对综合的描述中，（）是错误的。

A.综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B.综合就是将电路的高级语言转化成低级的，可与FPGA/CPLD的基本结构相映射的网表文件。

C.为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D.综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程，并且这种映射关系是唯一的（即综合结果是唯一的）。

正确答案：D11、名词解释FPGA正确答案：现场可编程门阵列。

(完整)《EDA技术与应用》期末试卷

EDA試卷答案一、单项选择题1、2. 基于EDA软件的FPGA/CPLD设计流程为：原理图/HDL文本输入→__A__→综合→适配→____B____→编程下载→硬件测试。

P14A. 功能仿真B. 时序仿真C。

逻辑综合D。

配置3. IP核在EDA技术和开发中具有十分重要的地位；提供用VHDL等硬件描述语言描述的功能块，但不涉及实现该功能块的具体电路的IP核为__A___.P25A. 软IPB. 固IPC。

硬IP D。

全对4。

综合是EDA设计流程的关键步骤，在下面对综合的描述中,_____D____是错误的。

P15A。

综合就是把抽象设计层次中的一种表示转化成另一种表示的过程。

B. 综合就是将电路的高级语言转化成低级的，可与FPGA / CPLD的基本结构相映射的网表文件。

C. 为实现系统的速度、面积、性能的要求，需要对综合加以约束，称为综合约束。

D. 综合可理解为，将软件描述与给定的硬件结构用电路网表文件表示的映射过程,并且这种映射关系是唯一的（即综合结果是唯一的）。

5. 大规模可编程器件主要有FPGA、CPLD两类，其中CPLD通过___A__实现其逻辑功能。

P42A. 可编程乘积项逻辑B. 查找表(LUT）C。

输入缓冲 D. 输出缓冲6。

VHDL语言是一种结构化设计语言;一个设计实体(电路模块）包括实体与结构体两部分，结构体描述_____B___.P274A. 器件外部特性B。

器件的内部功能C. 器件外部特性与内部功能D. 器件的综合约束7. 电子系统设计优化，主要考虑提高资源利用率减少功耗(即面积优化）,以及提高运行速度（即速度优化）；下列方法中___A___不属于面积优化.P238A。

流水线设计B。

资源共享C。

逻辑优化 D. 串行化8. 进程中的信号赋值语句，其信号更新是___B____。

P134A. 立即完成B。

在进程的最后完成C。

按顺序完成 D. 都不对9。

不完整的IF语句，其综合结果可实现__A__。

EDA技术习题集及答案

第一章 EDA概述一、填空题1．2000年推出的Pentium 4微处理器芯片的集成度达——万只晶体管。

2．一般把EDA技术的发展分为——、——和——三个阶段。

3．在EDA发展的——阶段，人们只能借助计算机对电路进行模拟、预测，以及辅助进行集成电路版图编辑、印刷电路板(PcB)布局布线等工作。

4．在EDA发展的——阶段，人们可以将计算机作为单点设计工具，并建立各种单元库，开始用计算机将许多单点工具集成在一起使用。

5．EDA设计流程包括——、——、——和——四个步骤。

6．EDA的设计验证包括——、——和——三个过程。

7．EDA的设计输入主要包括——、——和———。

8．文本输入是指采用——进行电路设计的方式。

9．功能仿真是在设计输入完成之后，选择具体器件进行编译之前进行的逻辑功能验证，因此又称为——。

10．时序仿真是在选择了具体器件并完成布局、布线之后进行的时序关系仿真，因此又称为——或——。

11．当前最流行的并成为1EEE标准的硬件描述语言包括————和——。

12．采用PLD进行的数字系统设计，是基于芯片的设计或称之为——的设计。

13．硬件描述语言HDL给PLD和数字系统的设计带来了更新的设计方法和理念，产生了目前最常用的并称之为——的设计法。

14．EDA工具大致可以分为——、——、———、———和——等五个模块。

15．将硬件描述语吉转化为硬件电路的重要工具软件称为——————。

二、单项选择题1．将设计的系统或电路按照EDA开发软件要求的某种形式表示出来，并送入计算机的过程称为( )。

①设计输入②设计输出③仿真④综合2．一般把EDA技术的发展分为( )几个阶段。

①2 ②3 ③4 ④53．AHDL属于( )描述语言。

①普通硬件②行为③高级④低级4．vHDL属于( )描述语言。

①普通硬件②行为③高级④低级5．包括设计编译和检查、逻辑优化和综合、适配和分割、布局和布线，生成编程数据文件等操作的过程称为( )。

《EDA技术》试题及答案

一、简答题：（30分，每小题5分）1.CPLD和FPGA有什么差异？在实际应用中各有什么特点？答：差异：（1）CPLD：复杂可编程逻辑器件，FPGA：现场可变成门阵列；（2）CPLD：基于乘积项技术的确定型结构，FPGA：基于查找表技术的统计型结构;（3）CPLD：5500 ~ 50000门，FPGA：1K ~ 10M 门。

实际应用中各自的特点：CPLD适用于逻辑密集型中小规模电路，编程数据不丢失，延迟固定，时序稳定；FPGA 适用于数据密集型大规模电路，需用专用的ROM 进行数据配置，布线灵活，但时序特性不稳定2.简述VHDL语言中端口模式IN，OUT，BUFFER和INOUT 各自的特点及OUT，BUFFER与INOUT的主要区别？答：端口模式中各自的含义与特点为：IN：输入，只读；OUT：输出，只写；BUFFER：带反馈的输出，可读可写；INOUT：双向，可读可写。

OUT，BUFFER，INOUT各自的区别：OUT模式下的信号，在程序中只能作为对象被赋值，不能作为源赋给其他信号；BUFFER模式下的信号，在程序中既可作为对象被赋值，又可作为源赋给其他信号，对象和源是同时发生，是同一个信号；INOUT模式下的信号，双向传输，同样既做对象又可作源，但对象和源不是同一个信号。

3.VHDL中有哪3种数据对象？详细说明它们的功能特点以及使用场所。

3种数据对象为：常量、信号、变量。

各自的功能特点和使用场所：常量：代表电路中一个确定的数，如电源、地等。

全局量，信号变量使用的地方都可用信号：代表电路中的某一条硬件连接线，包括输入、输出端口，信号赋值存在延迟。

全局量，使用场所：architecture、package、entitiy。

变量：代表电路中暂存某些值的载体。

变量赋值不存在延迟。

局部量，使用场所：process、function、procedure。

4.数字频率计功能是测量被测信号的频率，测量频率的基本原理是什么？实现的主要逻辑模块有那些？答：频率计测量频率的基本原理是：1秒时间内代测信号的脉冲个数。

EDA考试题题库及答案

EDA考试题题库及答案一、选择题1.一个项目的输入输出端口是定义在(A)A、实体中；B、结构体中；C、任何位置；D、进程中。

2.QuartusII中编译VHDL源程序时要求(C)A、文件名和实体可以不同名；B、文件名和实体名无关；C、文件名和实体名要相同；D、不确定。

3.VHDL语言中变量定义的位置是(D)A、实体中中任何位置；B、实体中特定位置；C、结构体中任何位置；D、结构体中特定位置。

4.可以不必声明而直接引用的数据类型是(C)A、STD_LOGIC；B、STD_LOGIC_VECTOR；C、BIT；D、ARRAY。

5.大规模可编程器件主要有FPGA、CPLD两类，下列对FPGA结构与工作原理的描述中，正确的是(C)A、FPGA全称为复杂可编程逻辑器件；B、FPGA是基于乘积项结构的可编程逻辑器件；C、基于SRAM的FPGA器件，在每次上电后必须进行一次配置；D、在Altera公司生产的器件中，MAX7000系列属FPGA结构。

6.下面不属于顺序语句的是(C)A、IF语句；B、LOOP语句；C、PROCESS语句；D、CASE语句。

7.VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，实体体描述的是(A)A、器件外部特性；B、器件的内部功能；C、器件的综合约束；D、器件外部特性与内部功能。

8.进程中的信号赋值语句，其信号更新是(C)A、按顺序完成；B、比变量更快完成；C、在进程的最后完成；D、都不对。

9.在EDA工具中，能完成在目标系统器件上布局布线软件称为(C)A、仿真器B、综合器C、适配器D、下载器10.VHDL常用的库是(A)A、IEEE；B、STD；C、WORK；D、PACKAGE。

11.在VHDL中，用语句(D)表示clock的下降沿。

A、clock'EVENT；B、clock'EVENT AND clock='1'；C、clock='0'；D、clock'EVENT AND clock='0'。

EDA考试题目+答案

简答：1.VHDL中变量与信号的主要区别一、变量是一个局部量，只能在进程和子程序，无延时，立即发生，主要作用是在进程中作为临时的数据存储单元。

从VHDL语句功能和行为仿真来看，信号与变量的差异主要表现在接受信息的方式和信息保持与传递的区域大小上。

（1）如：信号可以设置传输延迟量，而变量则不能；（2）如：信号可作为模块间的信息载体，如在结构体中个进程间传递信息；变量只能作为局部的信息载体，如只能在所定义的进程中有效。

（3) 变量的设置有时只是一种过渡，最后的信息传输和界面间的通信都是靠信号来完成综合后的信号将对应更多的硬件结构。

2.ASIC、FPGA、EDA、ISP的含义ASIC：专用集成电路FPGA：可编程逻辑器件EDA：电子设计自动化ISP：因特网服务提供商3.常用的库的名称（IEEE STD WORK VITAL）5.进程语句的特点（1）进程与进程，或其它并行语句之间的并行性，体现硬件电路并行运行特征。

（2）进程内部的顺序语句具有顺序与并行双重性。

顺序行为体现硬件的逻辑功能，并行行为体现硬件特征。

进程内部使用顺序语句，对一个系统进行算法、行为和逻辑功能进行描述，可以具有高抽象性的特点，可以与具体的硬件没有关联。

这种顺序仅是指语句执行上的顺序（针对于HDL的行为仿真），并不意味着PROCESS语句在综合后所对应的硬件逻辑行为也同样具有顺序性。

VHDL程序无法进行诸如软件语言那样的“单步”调试，因为整个程序是一个整体，不能割裂每一句，只能通过仿真波形来了解程序的问题。

（3）进程有启动与挂起两种状态。

（4）进程与进程，或其它并行语句之间通过信号交流。

（5）时序电路必须由进程中的顺序语句描述，而此顺序语句必须由不完整的条件语句构成。

推荐在一个进程中只描述针对同一时钟的同步时序逻辑，而异步时序逻辑或多时钟逻辑必须由多个进程来表达。

6.实体定义时端口方向OUT与BUFFER有何不同?OUT：输出端口。

定义的通道为单向输出（写）模式，即通过此端口只能将实体内的数据流向外部。

eda原理及应用试题及答案

eda原理及应用试题及答案一、选择题（每题2分，共20分）1. EDA（Electronic Design Automation）的中文意思是：A. 电子设计自动化B. 电子文档自动化C. 电子数据自动化D. 电子设备自动化答案：A2. EDA技术不包括以下哪一项：A. 电路仿真B. PCB设计C. 电子制图D. 硬件描述语言答案：C3. 在EDA中，HDL指的是：A. 高级数据链接B. 高级设计语言C. 硬件描述语言D. 硬件开发语言答案：C4. 下列哪个不是EDA软件工具的功能：A. 逻辑综合B. 布局布线C. 代码编译D. 时序分析答案：C5. 在EDA中，用于描述数字逻辑电路行为的HDL是：A. VerilogB. VHDLC. C语言D. Java答案：A6. EDA技术在以下哪个领域应用最为广泛：A. 软件开发B. 机械设计C. 电子设计D. 建筑设计答案：C7. 以下哪个不是EDA工具所支持的仿真类型：A. 功能仿真B. 时序仿真C. 物理仿真D. 行为仿真答案：C8. 在EDA设计流程中，通常最后进行的步骤是：A. 逻辑综合B. 布局布线C. 编译D. 测试答案：D9. 以下哪个不是EDA设计流程中的步骤：A. 需求分析B. 逻辑设计C. 电路测试D. 市场调研答案：D10. EDA技术可以提高以下哪方面的效率：A. 电路设计B. 产品销售C. 客户服务D. 物流管理答案：A二、填空题（每题2分，共20分）1. EDA技术的核心是______，它允许设计师在没有实际硬件的情况下对电路进行测试和验证。

答案：仿真2. 在EDA中，______是一种高级的编程语言，用于描述和设计电子系统。

答案：硬件描述语言3. 逻辑综合是将______转换为门级网表的过程。

答案：HDL代码4. PCB设计中，EDA工具可以帮助设计师进行______和______。

答案：布局；布线5. 时序分析是确保电路在规定的______内正确工作的分析。

EDA试题题库及参考答案

一、选择题：（20分）1．大规模可编程器件主要有FPGA、CPLD两类，下列对CPLD结构与工作原理的描述中，正确的是：___D__A. CPLD是基于查找表结构的可编程逻辑器件B. CPLD即是现场可编程逻辑器件的英文简称C. 早期的CPLD是从FPGA的结构扩展而来D. 在Xilinx公司生产的器件中，XC9500系列属CPLD结构2．基于VHDL设计的仿真包括有①门级时序仿真、②行为仿真、③功能仿真和④前端功能仿真这四种，按照自顶向下的设计流程，其先后顺序应该是：_________DA．①②③④ B.②①④③C．④③②①D．②④③①3．下面对利用原理图输入设计方法进行数字电路系统设计，哪一种说法是正确的：__________BA．原理图输入设计方法直观便捷，很适合完成较大规模的电路系统设计B．原理图输入设计方法多用于较规范、规模不大的电路设计，和HDL代码描述方法均可以被综合，相得益彰C．原理图输入设计方法无法对电路进行功能描述D．原理图输入设计方法不适合进行层次化设计4．在VHDL语言中，下列对进程（PROCESS）语句的语句结构及语法规则的描述中，不正确的是：_______DA．PROCESS为一无限循环语句B．敏感信号发生更新时启动进程，执行完成后，等待下一次进程启动C．当前进程中声明的变量不可用于其他进程D．进程由说明语句部分、并行语句部分和敏感信号参数表三部分组成5．对于信号和变量的说法，哪一个是不正确的：_________AA．信号用于作为进程中局部数据存储单元B．变量的赋值是立即完成的C．信号在整个结构体内的任何地方都能适用D．变量和信号的赋值符号不一样6．进程中的信号赋值语句，其信号更新是___C____。

A．按顺序完成；B．比变量更快完成；C．在进程的最后完成；D．都不对。

7．VHDL语言共支持四种常用库，其中哪种库是用户的VHDL设计现行工作库：_______D A．IEEE库B．VITAL库C．STD库D．WORK工作库8．VHDL语言是一种结构化设计语言；一个设计实体（电路模块）包括实体与结构体两部分，结构体描述___________。

EDA技术EDA技术试卷(练习题库)(2023版)

EDA技术EDA技术试卷(练习题库)1、个项目的输入输出端口是定义在（）。

2、描述项目具有逻辑功能的是（）。

3、关键字ARCHITECTURE定义的是。

4、 MAXPLUSII中编译VHDL源程序时要求（）。

5、 1987标准的VHDL语言对大小写是（）。

6、关于1987标准的VHDL语言中，标识符描述正确的是（）。

7、符合1987VHDL标准的标识符是（）。

8、 VHDL语言中变量定义的位置是（）。

9、 VHDL语言中信号定义的位置是（）。

10、变量是局部量可以写在（）。

11、变量和信号的描述正确的是（）。

12、关于VHDL数据类型，正确的是（）。

13、下面数据中属于实数的是（）。

14、下面数据中属于位矢量的是（）。

15、可以不必声明而直接引用的数据类型是（）。

16、 STD_LOGIG_1164中定义的高阻是字符（）。

17、 STD_LOGIG_1164中字符H定义的是（）。

18、使用STD_LOGIG_1164使用的数据类型时（）。

19、 VHDL运算符优先级的说法正确的是（）。

20、如果a=1，b=0，则逻辑表达式（aANDb）OR（NOTbANDa）的值是（）。

21、不属于顺序语句的是（）。

22、正确给变量X赋值的语句是（）。

23、 EDA的中文含义是（）。

24、 EPF10K20TC144-4具有多少个管脚（）。

25、如果a=1，b=1，则逻辑表达式（aXORb）OR（NOTbANDa）的值是（）。

26、 MAX+PLUSII的，数据类型为std_logic_vector，试指出下面那个30、在一个VHDL，数据类型为integer，数据范围0to127，下面哪个赋31、下列那个流程是正确的基于EDA软件的FPGA/CPLD和变量的说法，哪一个是不正确的：（）。

33、下列语句中，不属于并行语句的是：（）。

34、（）在EDA工具中，能将硬件描述语言转换为硬件电路的重要工具软件称为。

35、不是操作符号它只相当与作用" target="_blank">在VHDL的CASE语句中，条件句中的“=>”不是操作符号，它只相当与（）作用。

福建师范大学2021年8月《EDA技术》作业考核试题及答案参考2

福建师范大学2021年8月《EDA技术》作业考核试题及答案（参考）1. Excel工作簿只能有1至255个工作表。

( )此题为判断题(对，错)。

参考答案：正确2. 在多文件结构的程序中，通常把含有 main( )函数的文件称为( )。

A. 主文件B. 实现文件C. 程序文件D. 头文件参考答案：A3. 以下外设中，既可作为输入设备又可作为输出设备的是( )A.绘图仪B.键盘C.磁盘驱动器D.激光打印机参考答案：C4. 电容器可分为固定电容、可变电容和电解电容。

其中电解电容有正负极之分。

( )电容器可分为固定电容、可变电容和电解电容。

其中电解电容有正负极之分。

( )正确5. 正弦相量与复数有否区别?正弦相量与复数有否区别?正弦相量是时间t的函数；复数是一个数，不是时间t的函数；复数与正弦相量是两个完全不同的数学概念。

为表示正弦相量与复数的区别，在正弦相量上加“·”，以示与复数和有效值的区别。

正弦相量虽然是时间t的函数，但仅表示了正弦量三要素中的二个要素，未表达出其角频率要素。

用相量或复数表示正弦量，仅是表示而已。

主要是借助其运算方法，便于解决正弦量之间的加减乘除问题。

6. 信息资源备份应按下列项目进行：( )。

A.全盘备份B.增量备份C.关键项目备份D.后备媒体信息资源备份应按下列项目进行：( )。

A.全盘备份B.增量备份答案：ABCD7. 下列8位二进制数的补码，最大的是( )A.10001000B.11111111C.00000000D.00000001 下列8位二进制数的补码，最大的是( )A.10001000B.11111111C.00000000D.00000001正确答案：D8. CAE是Computer Aided Engineering，计算机辅助工程的缩写。

( )A.正确B.错误参考答案：A9. 数据链路层的数据传输单元( )A、数据帧B、比特流C、分组D、报文参考答案A10. SPLD器件分为几类( )。

EDA技术期末试卷含答案

一、单项选择题（30分）9．嵌套使用IF语句，其综合结果可实现 A 。

A．带优先级且条件相与的逻辑电路1．以下描述错误的是 C B．条件相或的逻辑电路C．三态控制电路A．QuartusII是Altera提供的FPGA/CPLD集成开发环境D．双向控制电路10．在VHDLB．Altera是世界上最大的可编程逻辑器件供应商之一语言中，下列对时钟边沿检测描述中，错误的是 D 。

A．if clk'event and clk = ‘1' then B．if falling_edge(clk) then MAX+plusIIC．是Altera前一代FPGA/CPLD集成开发环境QuartusII的更C．if clk'event and clk = ‘0' then 新换代新产品D．if clk'stable and not clk = ‘1' then11．下列那个流程是正确的基于VerilogD．QuartusII完全支持VHDL、的设计流程EDA软件的FPGA / CPLD设计流程 BA．原理图/HDL文本输入→适配→综合→功能仿真→编程下载→硬件测试．2以下工具中属于FPGA/CPLD开发工具中的专用综合器的是 BB．原理图/HDL文本输入→功能仿真→综合→适配→编程下载→硬件测试．Leonardo Spectrum C．Active HDL DQuartusII ModelSim A．B．C．原理图/HDL文本输入→功能仿真→综合→编程下载→→适配硬件测试；以下器件中属于3．Xilinx 公司生产的是 C/HDL文本输入→功能仿真→适配→编程下载→综合→硬件测试DMAXB．系列器件．原理图．AispLSI系列器件）语句的语句结构及语法规则语言中，下列对进程（PROCESS D ．CXC9500系列器件．FLEX系列器件12．在VHDL 。

A 的描述中，正确的是4．以下关于信号和变量的描述中错误的是 B为一无限循环语句；敏感信号发生更新时启动进程，执行完．．信号是描述硬件系统的基本数据对象，它的性质类似于连接线A PROCESSA B．信号的定义范围是结构体、进程成后，等待下一次进程启动BC．除了没有方向说明以外，信号与实体的端口概念是一致的．敏感信号参数表中，应列出进程中使用的所有输入信号CD．在进程中不能将变量列入敏感信号列表中．进程由说明部分、结构体部分、和敏感信号参数表三部分组成 D B ．5以下关于状态机的描述中正确的是．当前进程中声明的变量也可用于其他进程 B 型状态机其输出是当前状态和所有输入的函数A．Moore 13．下列语句中，不属于并行语句的是语句B．CASE MooreB．与型状态机相比，Mealy型的输出变化要领先一个时钟周期A．进程语句…语句…ELSE D．WHEN ．元件例化语句型状态机其输出是当前状态的函数．CMealy C设计现行工作VHDL语言共支持四种常用库，其中哪种库是用户的D．以上都不对14．VHDL 下列标识符中， B 库是不合法的标识符。

EDA技术与应用课后习题答案（2）

EDA技术与应用课后习题答案（2）EDA技术与应用课后习题答案大全END IF;END PROCESS;PR02:PROCESS(s1)BEGINIF s1=”0” THEN outy<=a1;ELSE outy<=tmp;END IF;END PROCESS;END ARCHITECTURE ONE;END CASE;4-4.下图是一个含有上升沿触发的D触发器的时序电路，试写出此电路的VHDL设计文件。

4-4.答案LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY MULTI ISPORT(CL:IN STD_LOGIC; --输入选择信号CLK0:IN STD_LOGIC; --输入信号OUT1:OUT STD_LOGIC);--输出端END ENTITY;ARCHITECTURE ONE OF MULTI ISSIGNAL Q : STD_LOGIC;BEGINPR01: PROCESS(CLK0)BEGINIF CLK ‘EVENT AND CLK=’1’THEN Q<=NOT(CL OR Q);ELSEEND IF;END PROCESS;PR02: PROCESS(CLK0)BEGINOUT1<=Q;END PROCESS;END ARCHITECTURE ONE;END PROCESS;4-5.给出1位全减器的VHDL描述。

要求：(1) 首先设计1位半减器，然后用例化语句将它们连接起来，图3-32中h_suber是半减器，diff是输出差，s_out是借位输出，sub_in 是借位输入。

(2) 以1位全减器为基本硬件，构成串行借位的8位减法器，要求用例化语句来完成此项设计(减法运算是 x – y - sun_in = diffr) 4-5.答案底层文件1：or2a.VHD实现或门操作LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY or2a ISPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END ENTITY or2a;ARCHITECTURE one OF or2a ISBEGINc <= a OR b;END ARCHITECTURE one;底层文件2：h_subber.VHD实现一位半减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY h_subber ISPORT(x,y:IN STD_LOGIC;diff,s_out::OUT STD_LOGIC);END ENTITY h_subber;ARCHITECTURE ONE OF h_subber ISSIGNAL xyz: STD_LOGIC_VECTOR(1 DOWNTO 0); BEGINxyz <= x & y;PROCESS(xyz)BEGINCASE xyz ISWHEN "00" => diff<='0';s_out<='0';WHEN "01" => diff<='1';s_out<='1';WHEN "10" => diff<='1';s_out<='0';WHEN "11" => diff<='0';s_out<='0';WHEN OTHERS => NULL;END CASE;END PROCESS;END ARCHITECTURE ONE;顶层文件：f_subber.VHD实现一位全减器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY f_subber ISPORT(x,y,sub_in:IN STD_LOGIC;diffr,sub_out:OUT STD_LOGIC);END ENTITY f_subber;ARCHITECTURE ONE OF f_subber IS COMPONENT h_subberdiff,S_out:OUT STD_LOGIC);END COMPONENT;COMPONENT or2aPORT(a,b:IN STD_LOGIC;c:OUT STD_LOGIC);END COMPONENT;SIGNAL d,e,f: STD_LOGIC;BEGINu1: h_subber PORT MAP(x=>x,y=>y,diff=>d,s_out=>e);u2: h_subber PORT MAP(x=>d,y=>sub_in,diff=>diffr,s_out=>f);u3: or2a PORT MAP(a=>f,b=>e,c=>sub_out);END ARCHITECTURE ONE;END ARCHITECTURE ART;4-6.根据下图，写出顶层文件MX3256.VHD的VHDL设计文件。