Verilog硬件描述语言(二)

一个always进程中不要同时使用 进程中不要同时使用blocking 一个 进程中不要同时使用 与non-blocking
说明： 说明：
页图8-10错误 书P286页图 页图 错误 参考MIT课件 课件 参考
条件语句： 条件语句：
if
else
case endcase
if else ：
if (表达式 表达式) 表达式 if (表达式 表达式) 表达式 else if (表达式 表达式1) 表达式 else if (表达式 表达式2) 表达式 else if (表达式 表达式3) 表达式 …… else if (表达式 表达式n) 表达式 else 语句1； 语句 ； 语句1； 语句 ； 语句2； 语句 ； 语句1； 语句 ； 语句2； 语句 ； 语句3； 语句 ； 语句n； 语句 ； 语句n+1； 语句 ；
可综合性 √
√
√ √ √ √ √
√ √ √
过程语句：always 过程语句：
always @(<敏感信号 敏感信号>) 敏感信号 begin //过程赋值 过程赋值 //if-else,case选择语句 选择语句 end
敏感信号类型： 敏感信号类型： @(a) @(a or b) @(posedge clock) @(negedge clock) @(posedge clk or negedge reset)
结果 ：
举例 ：
module nonblocking(clk,reset,a,b); input clk,reset; input [3:0]a; output [3:0]b; reg [3:0]b;reg [3:0]y; always @(posedge clk or negedge reset) begin if(!reset) begin y<=0; b<=0; end else begin b<=y; y<=a; end end endmodule
特点 ：
容易导致产生latch 不完整的if else容易导致产生 完整的 容易导致产生 总是在always内部按顺序执行 内部按顺序执行 总是在
Latch与DFF比较 Latch与DFF比较： 比较：
latch由电平触发，DFF由时钟沿触发 由电平触发， 由电平触发 由时钟沿触发 latch容易产生毛刺（glitch）,DFF则不 容易产生毛刺（ 容易产生毛刺 ） 则不 易产生毛刺 latch消耗的门资源比 消耗的门资源比DFF要少，但耗费 要少， 消耗的门资源比 要少 的LE资源要多 资源要多 latch将静态时序分析变得极为复杂 将静态时序分析变得极为复杂
特点： 特点：
只有两种状态： 只有两种状态：执行状态和等待状态 一般由敏感信号的变化来启动 各个always间通过信号线进行通信 各个always间通过信号线进行通信 一个always中只允许描述对应于一个时 中只允许描述对应于一个时 一个 钟信号的同步时序逻辑 always之间是并发执行的 之间是并发执行的
?
这是一个三目运算符， 这是一个三目运算符，对3个操作数进行运算。 个操作数进行运算。 用法： 用法： signal=condition?true_expression:flase_expression; 即：信号=条件？表达式1：表达式2； 信号=条件？表达式1 表达式2 条件成立时，信号取表达式1的值，反之取2。 条件成立时，信号取表达式1的值，反之取2
进程使用blocking 无clock的always进程使用 的 进程使用 always@(sel or a or b) begin case (sel) 2'b00 : c = a; 2'b01 : c = b; endcase end
continuous assignment使用 使用blocking 使用 assign y = a&b;
移位运算符 (Shift operator)
>> << 右移 左移
移位操作符只有两个：左移和右移 移位操作符只有两个： 用法： 用法： A>>n或 A>>n或A<<n; 表示把操作数右移或左移n 表示把操作数右移或左移n位；移出的位用0添补 移出的位用0
条件运算符 (Conditional operator)
case endcase ：
case (敏感表达式 敏感表达式) 敏感表达式 语句1； 值1： ： 语句 ； 语句2； 值2： ： 语句 ； …… 语句n； 值n： ： 语句 ； default： 语句 ： 语句n+1； ； endcase
Verilog硬件描述语言 Verilog硬件描述语言 （二）
课程内容
一、Verilog HDL 运算符 二、Verilog HDL 语句 三、可综合设计
2
按功能分： 按功能分： 算术运算符、逻辑运算符、关系运算符、 算术运算符、逻辑运算符、关系运算符、缩 减运算符、条件运算符、位运算符、移位运 减运算符、条件运算符、位运算符、 算符、拼接运算符等类。 算符、拼接运算符等类。 按操作数的个数分： 按操作数的个数分： 单目运算符、双目运算符、三目运算符。 单目运算符、双目运算符、三目运算符。
1 1 0 x
x x x x
按位与真值表
按位或真值表
按位异或真值表
关系运算符 (Relational operator)
< <= > >= 小于 小于或等于 大于 大于或等于
注意： “<=”操作符还用于信号的一种赋 注意： <= 操作符还用于信号的一种赋 值
缩位运算符(Reduction 缩位运算符(Reduction operator)
assign c=a&b;
过程赋值语句： 过程赋值语句：
非阻塞赋值 “ <= ” 阻塞赋值 “=”
分为两步骤：右式计算、 分为两步骤：右式计算、左式更新
非阻塞赋值 ：
当前语句的执行不会阻塞下一语句的执行 语句之间并发执行 左式更新在块结束后才进行
阻塞赋值 ：
当前语句的执行会阻塞下一语句的执行 语句之间顺序执行 右式计算和左式更新同时进行
结果 ：
阻塞非阻塞使用原则： 阻塞非阻塞使用原则：
进程要使用non-blocking 有clock的always进程要使用 的 进程要使用 always@(posedge clk or negedge reset_n) begin if (!reset_n) counter <= 8'b00; else counter <= counter + 1; end
举例： 举例：
sel
in0 in0 0 out 1 in1 in1
位接运算符
{ }
用法： 用法：
{信号1的某几位,信号2的某几位,…,信号n的某几位} 信号1的某几位,信号2的某几位, 信号n的某几位}
举例： 举例：assign {cou~ * / % + << >> < <= > >= == != === !== & ~& ^ ^~ | ^~ && || ? :
结果 ：
举例 ：
module nonblocking(clk,reset,a,b); input clk,reset; input [3:0]a; output [3:0]b; reg [3:0]b;reg [3:0]y; always @(posedge clk or negedge reset) begin if(!reset) begin y=0; b=0; end else begin y<=a; b=y; end end endmodule
0 1 0 0
位运算符（ 位运算符（Bitwise operator） operator）
~ | ^~,~^
按位取反 按位或 按位同或
& ^
按位与 按位异或
& 0 1 x
0 0 0 0
1 0 1 x
x 0 x x
| 0 1 x
0 0 1 x
1 1 1 1
x x 1 x
^ 0 1 x
0 0 1 x
~& | ^ & ~| ^~,~^
与非 或 异或
与 或非 同或
缩位运算符与位运算符的逻辑运算法则一样 ，但缩位运算是对单个操作数进行与、或、非 但缩位运算是对单个操作数进行与、 递推运算，它放在操作数前面。 递推运算，它放在操作数前面。 缩位运算符将一个矢量缩减为一个标量 如： reg[3:0] a； b=&a; ； //等效于: //等效于:b=((a[0]&a[1])&a[2])&a[3]; 等效于
算术运算符 (Arithmetic operator)
+ * / % 加 减 乘 除 求模
逻辑运算符（ 逻辑运算符（Logical operator） operator）
&& || !
逻辑与 逻辑或 逻辑非
A 1 1
B 1 0
A&&B 1 0 0 0
A||B 1 1 1 0
!A !B 0 0 0 1 1 0 1 1
结果 ：
举例 ：
module blocking(clk,reset,a,b); input clk,reset; input [3:0]a; output [3:0]b; reg [3:0]b;reg [3:0]y; always @(posedge clk or negedge reset) begin if(!reset) begin y=0; b=0; end else begin y=a; b=y; end end endmodule