EDA实验报告1

实验报告
专业电子信息工程班级_ 学号姓名
实验日期： 2011年18 日报告退发 (订正、重做)
课程名称 EDA技术实验项目名称组合＼时序逻辑设计仿真测试
一、实验目的
通过本次实验掌握三线-八线译码器，数据选择器，数据比较器，二进制编码器，译码器，D触发器，移位寄存器，二进制计数器的Velilog语言输入方法，掌握仿真器的使用方法。

二、实验环境
硬件环境：电脑一台
软件环境：Quartus II 9.0 (32-Bit)
三、实验内容、步骤和结果分析
1.三线-八线译码器
module exam38(a,b,c,en,y);
input a,b,c,en;
output[7:0] y;
reg[7:0] y;
always @(a or b or c or en)
begin
if(en) y=8'b11111111;
else
begin
case({c,b,a})
3'b000: y<=8'b11111110;
3'b001: y<=8'b11111101;
3'b010: y<=8'b11111011;
3'b011: y<=8'b11110111;
3'b100: y<=8'b11101111;
3'b101: y<=8'b11011111;
3'b110: y<=8'b10111111;
3'b111: y<=8'b01111111;
endcase
end
end
endmodule
仿真结果：
2.4选1数据选择器
module example4(z,a,b,c,d,s1,s2);
input a,b,c,d;
input s1,s2;
output z;
reg z;
always @(s1,s2)
begin
case({s1,s2})
2'b00: z=a;
2'b01: z=b;
2'b10: z=c;
2'b11: z=d;
endcase
end
endmodule
仿真结果：
3. 二进制编码器
4.数据比较器
module comp(A,B,LG,EQ,SM);
input[1:0] A,B;
output LG,EQ,SM;
assign {LG,EQ,SM}=FUNC_COMP(A,B);
function [2:0] FUNC_COMP;
input [1:0] A,B;
if(A>B)
FUNC_COMP=3'b100;
else if(A<B)
FUNC_COMP=3'b001;
else
FUNC_COMP=3'b010;
endfunction
endmodule
仿真结果：
5.BCD译码器
6.D触发器
module R_SY_D_FF (RB,D,CLK,Q,QB);
input RB,D,CLK;
output Q,QB;
reg Q;
assign QB=~Q;
always @(posedge CLK or negedge RB) Q<=(!RB)? 0:D;
endmodule
仿真结果：
7.(1) 串入并出移位寄存器
module R_SY_D_FF (RB,D,CLK,Q,QB);
input RB,D,CLK;
output Q,QB;
reg Q;
assign QB=~Q;
always @(posedge CLK or negedge RB)
Q<=(!RB)? 0:D;
endmodule
仿真结果：
(2)并入串出移位寄存器
module PIN_POUT_SHIFT (LOAD,IN,CLK,Q);
input LOAD,CLK;
input [3:0]IN;
output [3:0]Q;
reg [3:0]Q;
always @(posedge CLK or posedge LOAD)
if(LOAD)
Q<=IN;
else
Q<=Q<<1;
Endmodule
仿真结果：
8二进制计数器
module cnt4e(clk,clr,ena,cout,q);
input clk,clr,ena;
output [3:0]q;
output cout;
reg [3:0]q;
always @(posedge clr or posedge clk)
begin
if(clr) q='b0000;
else if(clk) q=q+1;
end
assign cout=&q;
endmodule
仿真结果：
四、讨论、总结
通过本次实验，我掌握三线-八线译码器，数据选择器，数据比较器，二进制编码器，译码器，D触发器，移位寄存器，二进制计数器的Velilog语言输入方法，并掌握仿真器的使用方法。

在实验中，对时序仿真的截止时间等仿真条件的设置还是有很多不懂的地方，对仿真结果的分析也欠缺分析能力，今后还要进一步多加练习，进一步掌握好仿真的方法。