半导体器件物理(刘洋)MOSFET-part6
半导体器件物理(刘洋)MOSFET-part1
N Well
-
P Well Silicon Epi Layer P
Silicon Substrate P+
-
Schematic Diagram of n-MOSFET Device
源极(S) 栅极(G)
N沟MOS晶体管的基本结构
Onset of inversion occurs when surface electron concentration equals the hole concentration in the neutral bulk.
Metal-Isolator-Semiconductor structure
Types of FETs
Classified by channel location
Surface channel FET Buried channel FET
MOSFET: Introduction
Metal Oxide Semiconductor Field Effect Transistor. The principal device of VLSI technology. High volume production. Well suited for scaling.
-Thin film transistor (TFT)
Types of FETs
HFET --MODFET
--Heterostructure Isolated Gate Field Effect Transistor
Types of FETs
Classified by type of carrier in channel n-channel enhancement mode n-channel depletion mode p-channel enhancement mode p-channel depletion mode
半导体物理 刘恩科 第六章习题解答
2、
解、
VF
内建电场 P N
正向小注入下，P区接电源正极，N区接 电源负极，势垒高度降低，P区空穴注入N 区，N区电子注入P区。 注入电子在P区与势垒区交界处堆积，浓 度高于P区平衡空穴浓度，形成流向中性P 区的扩散流，扩散过程中不断与中性P区漂 移过来的空穴复合，经过若干扩散长度后， 全部复合。 注入空穴在N区与势垒区交界处堆积，浓 度比N区平衡电子浓度高，形成浓度梯度， 产生流向中性N区的空穴扩散流，扩散过程 中不断与中性N区漂移过来的电子复合，经 过若干扩散长度后，全部复合。
第六章 PN结
13 −3 1、 解：查附录，得到室温下，Ge本征载流子浓度 ni = 2.4 × 10 cm
N D = 5 × 1015 cm −3 , N A = 5 × 1017 cm −3
接触电势差，
k 0T N D N A 5 × 1015 × 1017 VD = ln = 0.026 ln = 0.36(V ) 2 26 q ni 5.8 × 10
= 0.4 × 1.33 × 10 7 × 1.07 × 10 −15 ≈ 7.5 × 10 −5 (cm )
（-10V、0V、0.3V）下的单位面积势垒电容由下式计算，
′ = CT
ε r ε 0 qN A N D
2( N A + N D )(VD − V )
≈
ε r ε 0 qN D
2(VD − V )
J s (400 K ) − 23 3 = (1.3) e 1200×1.38×10 ≈ 1.1 × 10 5 J s (300 K )
1.12×1.6×10 −19
8、 解、硅线性缓变PN结，
a j = 5 × 10 23 cm −4 , V D = 0.7V , V R = 8V
半导体器件物理
器件仿真的基本原理
• 基于数学模型和计算机算法
• 仿真结果与实际器件性能关系
器件仿真的方法
• 有限元法
• 有限差分法
• 分子动力学法
器件性能的优化策略
器件性能优化策略
器件性能优化的应用
• 材料选择和结构设计优化
• 提高半导体器件的性能
• 制程工艺优化
• 降低半导体器件的成本
D O C S S M A RT C R E AT E
半导体器件物理
CREATE TOGETHER
DOCS
01
半导体器件物理的基本概念
半导体材料的性质和特点
半导体材料的特点
• 介于导体和绝缘体之间
• 能带结构中的能隙较小
• 温度和掺杂浓度影响导电性
半导体材料的分类
• 元素半导体（如硅、锗）
• 化合物半导体（如镓砷化物）
能带结构的基本概念
• 电子的能量状态分布
• 能带之间的能量间隙
载流子的类型和输运
• 电子和空穴作为主要载流子
• 载流子的输运特性与能带结构关系
能带结构和载流子的应用
• 半导体器件性能分析
• 半导体器件设计
p-n结和势垒
p-n结的基本概念
• 半导体中两种载流子浓度的交界处
• 内建电场和空间电荷分布
p-n结的特性
• 光通信和光计算
• 显示和照明技术
• 生物检测和医疗应用
05
半导体器件的数学模型
泊松方程和电流连续性方程
01
泊松方程的基本概念
• 电场分布的描述
• 电荷分布与电场关系
02
电流连续性方程的基本概念
• 电流密度分布的描述
半导体器件物理(刘洋)MOSFET-part5
Device Scaling
Device Scaling
Device Scaling
Device Scaling
Short-channel effects and reliability problems
Limitations of device scaling
Ψs can not change with k Oxide thickness can not scale down unlimitedly Channel doping limitation
Device Scaling
Device scaling
Channel length scaling Punch through Higher channel doping Increased Vt Thinner gate oxide All related together
Device Scaling
?
Drain induced barrier lowering
Band diagrams of long channel device and short channel device
Long channel device
short channel device
Short channel MOSFETs
Physical Origin of Short Channel Effect
Two dimensional field pattern is due to the proximity of the source and drain. Each forms a p-n junction and has an associated depletion region. For the long channel case, these depletion regions are sufficiently far apart that they do not affect the field pattern in the device. For the short channel case, the separation of the source-drain is comparable to the MOS depletion width The field pattern is thus strongly affected by the source drain voltages.
半导体器件物理施敏答案
半导体器件物理施敏答案【篇一：施敏院士北京交通大学讲学】t>——《半导体器件物理》施敏 s.m.sze,男，美国籍，1936年出生。
台湾交通大学电子工程学系毫微米元件实验室教授，美国工程院院士，台湾中研院院士，中国工程院外籍院士，三次获诺贝尔奖提名。
学历：美国史坦福大学电机系博士（1963），美国华盛顿大学电机系硕士（1960），台湾大学电机系学士（1957）。
经历：美国贝尔实验室研究（1963-1989），交通大学电子工程系教授（1990-），交通大学电子与资讯研究中心主任（1990-1996），国科会国家毫微米元件实验室主任（1998-），中山学术奖（1969），ieee j.j.ebers奖（1993），美国国家工程院院士（1995）, 中国工程院外籍院士 (1998)。
现崩溃电压与能隙的关系，建立了微电子元件最高电场的指标等。
施敏院士在微电子科学技术方面的著作举世闻名，对半导体元件的发展和人才培养方面作出了重要贡献。
他的三本专著已在我国翻译出版，其中《physics of semiconductor devices》已翻译成六国文字，发行量逾百万册；他的著作广泛用作教科书与参考书。
由于他在微电子器件及在人才培养方面的杰出成就,1991年他得到了ieee 电子器件的最高荣誉奖（ebers奖），称他在电子元件领域做出了基础性及前瞻性贡献。
施敏院士多次来国内讲学，参加我国微电子器件研讨会；他对台湾微电子产业的发展，曾提出过有份量的建议。
主要论著：1. physics of semiconductor devices, 812 pages, wiley interscience, new york, 1969.2. physics of semiconductor devices, 2nd ed., 868 pages, wiley interscience, new york,1981.3. semiconductor devices: physics and technology, 523 pages, wiley, new york, 1985.4. semiconductor devices: physics and technology, 2nd ed., 564 pages, wiley, new york,2002.5. fundamentals of semiconductor fabrication, with g. may,305 pages, wiley, new york,20036. semiconductor devices: pioneering papers, 1003 pages, world scientific, singapore,1991.7. semiconductor sensors, 550 pages, wiley interscience, new york, 1994.8. ulsi technology, with c.y. chang,726 pages, mcgraw hill, new york, 1996.9. modern semiconductor device physics, 555 pages, wiley interscience, new york, 1998. 10. ulsi devices, with c.y. chang, 729 pages, wiley interscience, new york, 2000.课程内容及参考书：施敏教授此次来北京交通大学讲学的主要内容为《physics ofsemiconductor device》中的一、四、六章内容，具体内容如下：chapter 1: physics and properties of semiconductors1.1 introduction 1.2 crystal structure1.3 energy bands and energy gap1.4 carrier concentration at thermal equilibrium 1.5 carrier-transport phenomena1.6 phonon, optical, and thermal properties 1.7 heterojunctions and nanostructures 1.8 basic equations and exampleschapter 4: metal-insulator-semiconductor capacitors4.1 introduction4.2 ideal mis capacitor 4.3 silicon mos capacitorchapter 6: mosfets6.1 introduction6.2 basic device characteristics6.3 nonuniform doping and buried-channel device 6.4 device scaling and short-channel effects 6.5 mosfet structures 6.6 circuit applications6.7 nonvolatile memory devices 6.8 single-electron transistor iedm，iscc, symp. vlsi tech.等学术会议和期刊上的关于器件方面的最新文章教材：? s.m.sze, kwok k.ng《physics of semiconductordevice》,third edition参考书：? 半导体器件物理(第3版)(国外名校最新教材精选)(physics of semiconductordevices) 作者:(美国)(s.m.sze)施敏 (美国)(kwok k.ng)伍国珏译者:耿莉张瑞智施敏老师半导体器件物理课程时间安排半导体器件物理课程为期三周，每周六学时，上课时间和安排见课程表：北京交通大学联系人：李修函手机：138******** 邮件：lixiuhan@案2013~2014学年第一学期院系名称：电子信息工程学院课程名称：微电子器件基础教学时数： 48授课班级： 111092a,111092b主讲教师：徐荣辉三江学院教案编写规范教案是教师在钻研教材、了解学生、设计教学法等前期工作的基础上，经过周密策划而编制的关于课程教学活动的具体实施方案。
半导体物理学-刘恩科PPT课件
K空间等能面
▪ 在k=0处为能带极值
2k2 E(k)E(0) 2mn*
导带底附近
E(k)E(0) 2m2kp2*
价带顶附近
半导体器件
K空间等能面
▪ 以 k x 、k y 、k z 为坐标轴构成 k 空间，k 空间 任一矢量代表波矢 k
k2kx2ky2kz2
▪ 导带底附近
2
E(k)E(0)2mn*(kx2ky2kz2)
半导体器件
半导体及其基本特性
什么是半导体？ 固体材料分成：超导体、导体、半导体、绝缘体
半导体器件
半导体器件
半导体物理学
一．半导体中的电子状态 二．半导体中杂质和缺陷能级 三．半导体中载流子的统计分布 四．半导体的导电性 五．非平衡载流子 六．pn结 七．金属和半导体的接触 八．半导体表面与MIS结构
半导体器件
点缺陷
▪ 替位原子（化合物半导体）
半导体器件
位错
▪ 位错是半导体中的一种缺陷，它严重影 响材料和器件的性能。
半导体器件
位错
施主情况
受主情况
半导体器件
练习
1、Ⅲ、Ⅴ族杂质在Si、Ge晶体中为深能级杂质。
（）
2、受主杂质向价带提供空穴成为正电中心。（ ）
3、杂质处于两种状态：（ ）和（
有效质量的意义
▪ 自由电子只受外力作用；半导体中的电子 不仅受到外力的作用，同时还受半导体内 部势场的作用
▪ 意义：有效质量概括了半导体内部势场的 作用，使得研究半导体中电子的运动规律 时更为简便（有效质量可由试验测定）
半导体器件
空穴
▪ 只有非满带电子才可导电
▪ 导带电子和价带空穴具有导电特性；电子 带负电-q（导带底），空穴带正电+q（价 带顶）
半导体物理学(刘恩科)第六第七版第一章到第八章完整课后题答案
第一章习题1．设晶格常数为a 的一维晶格，导带极小值附近能量E c (k)和价带极大值附近能量E V (k)分别为：E C （K ）=0220122021202236)(,)(3m k h m k h k E m k k h m k h V -=-+ 0m 。
试求：为电子惯性质量，nm a ak 314.0,1==π（1）禁带宽度;（2）导带底电子有效质量; （3）价带顶电子有效质量;（4）价带顶电子跃迁到导带底时准动量的变化 解：（1）eVm k E k E E E k m dk E d k m kdk dE Ec k k m m m dk E d k k m k k m k V C g V V V c 64.012)0()43(0,060064338232430)(2320212102220202020222101202==-==<-===-==>=+===-+ 因此：取极大值处，所以又因为得价带：取极小值处，所以：在又因为：得：由导带：043222*83)2(1m dk E d mk k C nC===sN k k k p k p m dkE d mk k k k VnV/1095.7043)()()4(6)3(25104300222*11-===⨯=-=-=∆=-== 所以：准动量的定义：2. 晶格常数为0.25nm 的一维晶格，当外加102V/m ，107 V/m 的电场时，试分别计算电子自能带底运动到能带顶所需的时间。
解：根据：tkhqE f ∆∆== 得qE k t -∆=∆sat sat 137192821911027.810106.1)0(1027.810106.1)0(----⨯=⨯⨯--=∆⨯=⨯⨯--=∆ππ补充题1分别计算Si （100），（110），（111）面每平方厘米内的原子个数，即原子面密度（提示：先画出各晶面内原子的位置和分布图）Si 在（100），（110）和（111）面上的原子分布如图1所示：（a ）(100)晶面 （b ）(110)晶面（c ）(111)晶面补充题2一维晶体的电子能带可写为)2cos 81cos 87()22ka ka ma k E +-= （， 式中a 为 晶格常数，试求（1）布里渊区边界； （2）能带宽度；（3）电子在波矢k 状态时的速度；（4）能带底部电子的有效质量*n m ；（5）能带顶部空穴的有效质量*p m解：（1）由0)(=dkk dE 得 a n k π=（n=0，±1，±2…） 进一步分析an k π)12(+= ，E （k ）有极大值，214221422142822/1083.7342232212414111/1059.92422124142110/1078.6)1043.5(224141100cm atom a a a cm atom a a a cm atom a a ⨯==⨯+⨯+⨯⨯==⨯⨯+⨯+⨯=⨯==⨯+-）：（）：（）：（222)mak E MAX=（ ank π2=时，E （k ）有极小值所以布里渊区边界为an k π)12(+=(2)能带宽度为222)()ma k E k E MIN MAX =-（ (3）电子在波矢k 状态的速度)2sin 41(sin 1ka ka ma dk dE v -== （4）电子的有效质量)2cos 21(cos 222*ka ka mdkEd m n-==能带底部 an k π2=所以m m n 2*= (5)能带顶部 an k π)12(+=， 且**n p m m -=，所以能带顶部空穴的有效质量32*mm p =半导体物理第2章习题1. 实际半导体与理想半导体间的主要区别是什么？答：（1）理想半导体：假设晶格原子严格按周期性排列并静止在格点位置上，实际半导体中原子不是静止的，而是在其平衡位置附近振动。
半导体物理刘恩科答案（可编辑）
半导体物理刘恩科答案（可编辑）半导体物理刘恩科答案（可编辑）第⼀题:摩尔定律:⼀个芯⽚上的晶体管数⽬⼤约每⼗⼋个⽉增长⼀倍。
噪声容限:为了使⼀个门的稳定性较好并且对噪声⼲扰不敏感，应当使“0”和“1”的区间越⼤越好。
⼀个门对噪声的灵敏度是由低电平噪声容限NML和⾼电平噪声容限NMH来度量的，它们分别量化了合法的“0”和“1”的范围，并确定了噪声的最⼤固定阈值:NML VIL - VOLNMH VOH - VIH沟道长度调制:在理想情况下，处于饱和区的晶体管的漏端与源端的电流是恒定的，并且独⽴于在这两个端⼝上外加的电压。
但事实上导电沟道的有效长度由所加的VDS调制:增加VDS将使漏结的耗尽区加⼤，从⽽缩短了有效沟道的长度。
开关阈值:电压传输特性(VTC)曲线与直线Vout Vin的交点。
扇⼊:⼀个门输⼊的数⽬。
传播延时:⼀个门的传播延时tp定义了它对输⼊端信号变化的响应有多快。
它表⽰⼀个信号通过⼀个门时所经历的延时，定义为输⼊和输出波形的50%翻转点之间的时间。
由于⼀个门对上升和下降输⼊波形的响应时间不同，所以需定义两个传播延时。
tpLH定义为这个门的输出由低⾄⾼翻转的响应时间，⽽tpHL则为输出由⾼⾄低翻转的响应时间。
传播延时tp定义为这两个时间的平均值:tp tpLH+tpHL /2。
设计规则:定义设计规则的⽬的是为了能够很容易地把⼀个电路概念转换成硅上的⼏何图形。
设计规则的作⽤就是电路设计者和⼯艺⼯程师之间的接⼝，或者说是他们之间的协议。
设计规则是指导版图掩膜设计的对⼏何尺⼨的⼀组规定。
它们包括图形允许的最⼩宽度以及在同⼀层和不同层上图形之间最⼩间距的限制与要求。
速度饱和效应:对于长沟MOS管，载流⼦满⾜公式:υ -µξ道的电场达到某⼀临界值ξc时，载流⼦的速度将由于散射效应(即PN结反偏漏电和亚阈值漏电。
动态功耗的表达式为:Pdyn CLVdd2f。
可见要减⼩动态功耗可以减⼩Vdd，CL及f。
器件物理MOSFET
0
x0
半导体的表面电容Cs是表面势s的函数， 因而也是外加栅电压VG的函数
6.2 理想MOS电容器
将电容随偏压的变化分成几个区域，变化大致情况如图6-7所示。
图6-7 P型半导体MOS的C-V特性 n型MOS电容高、低频C-V特性
6.2 理想MOS电容器
积累区（ VG>0 ）(以n衬底为例）
直流O-S界面积累多子，多子在1010-10-13秒的时间内达到平衡。加 交变信号，积累电荷的改变量ΔQ， 只在界面附近变化，因此MOS电 容相当于平板电容器
P型
0
VT
6.1 理想MOS结构的表面空间电荷区
结论
耗尽-反型过渡点 平带
n型(F<0) INV（反型） DEPL（耗尽） ACC(积累）
s
2 F
0
P型(F>0)
ACC(积累） DEPL（耗尽） INV（反型）
s
0
2 F
6.1 理想MOS结构的表面空间电荷区
例题：两个理想MOS电容的电荷块图分布如下图所示，对每 一种情况：完成以下三个问题：
（6-46）
（6-47）
6.2 理想MOS电容器
反型： 出现反型层以后的电容C与测量频率有很大的关系，在测 量电容时，在MOS系统上施加有直流偏压VG,然后在VG 之上再加小信号的交变电压，使电荷QM变化，从而测量 C.
Cs ddQ SS ddQ Is ddQ Bs
6.2 理想MOS电容器
• 反型
6.2 理想MOS电容器
VGV0S
QS C0
S
氧化层电容
V0
QS C0
Q SQ BqD N xd
S
qND xd2
半导体器件物理(刘洋)MOSFET-part1
N Well
-
P Well Silicon Epi Layer P
Silicon Substrate P+
-
Schematic Diagram of n-MOSFET Device
源极(S) 栅极(G)
N沟MOS晶体管的基本结构
Dynamic Power Dissipation in CMOS
Power dissipated during switching (transient currents). where nav= average number of gate switching at any instant; f = clock frequency; Cnode = average node capacitance; Vswing = voltage swing from logic ‘1’ to ‘0’
f 2 P nav Cnode Vswing 2
Current CMOS Technology
Shallow trench isolation Polysilicon gate Metal silicide for gate and source drain regions Thin gate oxide Source draingate extensions Shallow trench Polysilicon
Physics of Semiconductor Device
School of Microelectronics and Solid-State Electronics
UESTC Professor Liu Yang
刘恩科半导体物理第六章课后习题最全答案
d 2V x 0 2 dx dV x x c dx
令 V 0 0 ，则 A 0 ，V x cx
E(x) c<0 0 V(x) x c>0 c>0
dV x V x dx x dx cx A dx
2 11.6 8.85 10 14 0.94 19 16 1.6 10 10
1 2
12.2 10
1 10 2
3.5 105 cm
（2） 画出 x 和 V x 的图线
+ + + + + + + + V + + + + + + + +
kT n ， p kT p ，Ln Dn n ， 又 Dn D q q L p D p p
Jp Jn D p N A Ln Dn N D L p
p N A Dn n n N D D p p
p N A n n n N D p p
1.56 10 x 3.47 10
9
5
V
cm
2
2 x
dV x dx
2
qN D x n
1.56 109 x 3.47 109 V cm2
V1 x qN A x 2 r 0
8 2 p
r 0
J s 400 6 10 1.6 10 5 J s 300 1.5 10 10
12 2
解法二：
(完整)半导体器件物理MOSFET精品PPT资料精品PPT资料
器件预VD 夹 SVD 断 (Ssa),t， IDID(sa)t VD(Ssa)tVGS VT
沟道夹断点X： 反型层电荷密度刚好≈0→VGX=VT,
→ VGS-VXS=VT
→ VXS=VGS-VT=VDS(sat)
2021/8/13
4.1 MOSFET
ID随VDS的变化(4)
饱和区
原沟道区：导电沟道区和夹断区。电流被夹断了吗？ 导电沟道区可导电，又有电势差，所以有电流，根据电流连续性原理，
4.1 MOSFET
0栅压是否存在反型沟道分：
MOSFET分类(2)
n沟增强型MOSFET
零栅压时不存在反型沟道， VTN>0， 加栅压VGS>VTN, 沟道开启
n沟耗尽型MOSFET
零栅压时已存在反型沟道， VTN<0 加栅压VGS<VTN, 沟道关闭
思考：不进行专门的N型掺杂，能否形成耗尽型NMOS？
1 MOSFET MOSFET分类（5）
1 MOSFET
跨导:模型
p沟增强型MOSFET
1 MOSFET
I-V特性:基本假设
漂移到夹断点的电子在夹断区大电场的作用下被扫向漏极，形成ID
VDS<0, ID<0
n沟道MOSFET：NMOS
加栅压VGS>VTP, 沟道关闭
单位 S(西门子)，一般为几毫西 (mS)
2021/8/13
4.1 MOSFET
MOSFET分类(3)
p沟增强型MOSFET
零栅压时不存在反型沟道 VTP<0 加栅压VGS<VTP, 沟道开启
2021/8/13
p沟耗尽型MOSFET
零栅压时存在反型沟道 VTP>0 加栅压VGS>VTP, 沟道关闭
mosfet工艺相关书籍
mosfet工艺相关书籍MOSFET工艺相关书籍MOSFET（金属氧化物半导体场效应晶体管）是现代电子领域中一种重要的电子器件，广泛应用于集成电路和功率电子领域。
要了解MOSFET的工艺相关知识，可以参考以下几本经典的书籍。
1. 《微电子制造工程》这本书是由美国微电子工程师协会（SEMI）出版的，是MOSFET 工艺领域的权威参考。
该书详细介绍了从硅片加工到封装测试的整个流程，包括工艺设备、工艺流程、工艺控制和质量管理等方面的内容。
2. 《半导体器件物理与设计》这本书由李英华教授编著，是国内首部系统介绍MOSFET器件物理和设计的专业教材。
该书详细解析了MOSFET的物理原理、器件结构和工艺流程，并介绍了MOSFET的参数提取、性能优化和工艺改进等内容。
3. 《集成电路制造工艺》这本书由台湾清华大学的杨国福教授编著，是一本综合介绍半导体制造工艺的教材。
其中包含了MOSFET的工艺流程、工艺设备和工艺控制等内容，结合了实际案例和实验，有助于读者更好地理解和应用MOSFET工艺。
4. 《MOSFET物理与工艺技术》该书由李东教授编写，是国内较早系统介绍MOSFET物理和工艺技术的专著之一。
书中详细解释了MOSFET的物理特性、器件结构和制造工艺，并介绍了新型MOSFET结构和工艺的研究进展。
5. 《CMOS VLSI设计》这本书由美国加州大学伯克利分校的Neil Weste和David Harris 合著，是一本经典的CMOS VLSI设计教材。
书中涵盖了CMOS工艺、MOSFET特性、逻辑门设计和电路布局等内容，对理解和设计MOSFET电路非常有帮助。
通过阅读这些相关书籍，可以全面了解到MOSFET的物理原理、工艺流程和器件设计等方面的知识。
同时，这些书籍也会介绍一些最新的MOSFET工艺技术和研究进展，帮助读者跟上行业的最新发展动态。
无论是从事MOSFET工艺研究还是工程应用的人员，这些书籍都是不可多得的参考资料，可以提升工作的效率和质量。
半导体物理(刘恩科) 详细归纳总结
半导体物理（刘恩科）详细归纳总结半导体物理（刘恩科）--详细归纳总结第一章、半导体中的电子状态习题1-1、什么叫做本叛唤起？温度越高，本征唤起的载流子越多，为什么？先行定性表明之。
1-2、先行定性表明ge、si的禁带宽度具备负温度系数的原因。
1-3、先行表示空穴的主要特征。
1-4、简述ge、si和gaas的能带结构的主要特征。
1-5、某一维晶体的电子能带为其中e0=3ev，晶格常数a=5х10m。
谋：（1）能带宽度；（2）能带底和能带顶上的有效率质量。
十几页：1-1、解：在一定温度下，价带电子获得足够的能量（≥eg）被激发到导带成为导电电子的过程就是本征唤起。
其结果就是在半导体中发生雄雀的电子-空穴对。
如果温度增高，则禁带宽度变宽，光子所需的能量变大，将可以存有更多的电子被唤起至导带中。
1-2、解：电子的共有化运动导致孤立原子的能级形成能带，即允带和禁带。
温度升高，则电子的共有化运颤抖激化，引致允带进一步对立、变窄；允带变窄，则引致允带与允带之间的禁带相对变宽。
反之，温度减少，将引致禁带变窄。
因此，ge、si的禁带宽度具备负温度系数。
1-3、解：空穴是未被电子占据的空量子态，被用来描述半满带中的大量电子的集体运动状态，是准粒子。
主要特征如下：a、荷正电：+q；b、空穴浓度则表示为p（电子浓度则表示为n）；c、ep=-end、mp*=-mn*。
1-4、求解：（1）ge、si:a）eg(si：0k)=1.21ev；eg(ge：0k)=1.170ev；b）间接能隙结构c）禁带宽度eg随温度减少而增大；（2）gaas：a）eg（300k）=1.428ev，eg(0k)=1.522ev；b）轻易能隙结构；-4c）eg负温度系数特性：deg/dt=-3.95×10ev/k；1-5、解：（1）由题意得：dedkde22-11e(k)?e0?1?0.1cos(ka)?0.3sin(ka)?0.1ae0sin(ka)3cos(ka)0.1ae0cos(ka)3sin(ka)2dk令dedk?0,得tg（ka）?o13o?k1a?18.4349,k2a?198.4349当k1a?18.4349,对应能带极小值；当k2a?198.4349,对应能带极大值。
半导体物理ppt课件
硅、锗基本物理参数
晶格常数 硅：0.543089nm 锗：0.565754nm 原子密度 硅：5.00×1022 锗：4.42×1022 共价半径 硅：0.117nm 锗：0.122nm
2.闪锌矿型结构和混合键
Ⅲ-Ⅴ族化合物半导体材料 结晶学原胞结构特点 两类原子各自组成的面心立方晶格，沿
自由电子运动规律
基本方程
p = m0v
E = ½ |p|2/m0
Φ(r,t) = Aei2π(k·r - vt)
（动量方程） （能量方程） （波方程）
其中k 为波矢，大小等于波长倒数1/λ ，
方向与波面法线平行，即波的传播方向。
自由电子能量和动量与平面波频率和波 矢的关系
E = hν
对于边长为L的立方晶体
共价键夹角：109˚28’
金刚石结构结晶学原胞
两个面心立方沿立方体空间对角线互相 位移了四分之一的空间对角线长度套构 而成。
金刚石结构固体物理学原胞
中心有原子的正四面体结构（相同双原 子复式晶格）
金刚石结构原子在晶胞内的排列情况 顶角八个，贡献1个原子； 面心六个，贡献3个原子； 晶胞内部4个； 共计8个原子。
对于一维情况
uk(x) = uk(x+na) 式中n为整数
与自由电子相比，晶体中的电子在周期性的 势场中运动的波函数与自由电子波函数形式 相似，不过这个波的振幅uk(x)随x作周期性 的变化，且变化周期与晶格周期相同。—— 被调幅的平面波
对于自由电子在空间各点找到电子的几率相 同；而晶体中各点找到电子的几率具有周期 性的变化规律。——电子不再完全局限在某 个原子上，而是进行共有化运动。外层电子 共有化运动强，成为准自由电子。
半导体物理
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Single Electron Transistor
Quantization of charge Small dimension of the island
Total capacitance
C CS +CD +CG
To add one electron or remove one electron to/from
Drain Current (A)
Vt
dQ
Nonvolatile memory
One of working mechanisms: Hot carrier injection What can be the other mechanism?
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
Nonvolatile memory
What is popularly used memory? Flash memory device
Room Temperature Program
2.6 2.4 2.2 2.0 1.8 1.6 1.4 100 101 102 103 104 105 Time (s) 106 107 108 109 Erase
10-years
Nonvolatile memory
Limitation
高速的擦写、低功耗及低生产成本的要求薄的隧穿氧化层； 长数据保持时间、 耐擦写特性及可靠性要求比较厚的隧穿氧化层 妥协的结果是隧穿氧化层 要超过 8 nm
Device structure
Device structure
Device structure
Device structure
Device structure
Device structure
Device structure
Device structure
FIN structure: 3D structure Fabrication difficulties
How can improve the performance ?
Nonvolatile memory
• Advantage
– No single defect issue and GCR issue – Further scale down, high density, It is forecasted as solution below 45nm – High speed and low power – Multi-bit cell possible
Process technology 130nm 90 nm 65 nm 45 nm 32 nm 22 nm Floating-gate technology will run out of stream for 45nm and beyond due to problems in voltage scaling, reliability, fabrication cost, etc.
Drain Current (A)
Program: Vg = +10 V Erase: Vg = -10 V
Nonvolatile memory
Retention time How long data can be maintained in memory?
3.0 2.8
Threshold Voltage (V)
Nonvolatile memories (EEPROMs & Flash)
Applications for data & code storage
1) Consumer electronics
2) 3) 4) 5)
Automotive Military and aerospace equipment Medical instruments and patient data storage Industrial instruments
Solid-Sate Storage* Market Share
*included Flash Card & USB Flash Drive
Nonvolatile memory
Different device structures Similar working mechanism
Nonvolatile memory
Nonvolatile memory
Two bit memory can be achieved by CHE base on discrete charge injection
Nonvolatile memory
纳米晶体存储器件 硅纳米晶体由 LPCVD 或离子束 合成 100% CMOS 工艺兼容 写入时间 = 100 ns, 写入电压 ~10V 可擦写次数 > 1 百万次 数据保持时间 > 10 年
*当前普通的浮栅工艺 器件
多晶硅浮栅由 CVD生长. CMOS 工艺 写入时间 = 1ms,写入电压 ~ 17V 可擦写次数= 104-105 次 数据保持时间 大约 10 年
*S. I. Association, "International Technology Roadmap for Semiconductors," 34 , 2004.
Band diagrams
Nonvolatile memory
The other mechanism: Fowler-Nordheim tunneling
Nonvolatile memory
CHE Fowler-Nordheim (FN) Programming mechanisms
W:L = 10m:2m Room Temperature Vds = 0.1 V
Drain Current (A)
Erase, Vg = -12 V for 1ms Write, Vg = +12 V for 1ms
1
2 3 Gate Voltage (V)
30
4
5
Nonvolatile memory
Vt shift for memory state transition
50 40 30 20 10 0 0 1 2 Gate Voltage, Vg (V) 3 4 Measurement at Vds = 0.1 V Program: Vg = +10 V Erase: Vg = -10 V
Device structure
Polysilicon Gate Channel doping profile FIN Structure Memory device
Device structures
Channel doping profile P- doping at surface: mobility consideration P doping for middle layer: punch through P- doping in deep layer: reducing junction capacitance (subthreshold swing/slope)
CHE
FN
26
Nonvolatile memory
-VG 0V 0V
Fowler-Nordheim Tunneling
– Electron pass steep energy band through the oxide
Charቤተ መጻሕፍቲ ባይዱe erase
Nonvolatile memory
Vt shift Programming/erasing capability
Flash memory
Conventional floating-gate flash memory
Most of flash memory products are based on floating-gate technology Market is dominated by giants like Samsung , Sandisc, Toshiba, etc. Current roadmap for NAND flash
9 8 7
Virgin After application of -3V for 10s
Capacitance (pF)
6 5 4 3 2 1 .5 1.0 1.5 2.0 2.5 3.0
Gate Voltage (V)
10-2 10-3 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 0
the island
q2 100kT 2C
Single Electron Transistor
Current-Voltage characteristics Applications Multi-bit memory device
50 40 30 20 10 0 0 1 2 Gate Voltage, Vg (V) 3 4 Measurement at Vds = 0.1 V
Threshold Voltage (V)
3.0 2.8 2.6 2.4 2.2 2.0 1.8 1.6 1.4 100 101 102 103 Cycles 104 105 106 Erase Room Temperature Program