Calibre经典教程和看LVS的错误报告的方法

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Calibre DRC和LVS验证总结材料

Calibre DRC和LVS验证总结材料

Calibre学习总结第一章 Calibre简述1.1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证(Physical Verification)工具,它提供了最为有效的DRC/LVS/ERC 解决方案,特别适合超大规模IC电路的物理验证。

它支持平坦化(Flat mode )和层次化(Hierarchical mode)的验证,大大缩短了验证的过程;它高效可靠的性能已经被各大Foundry 认证,作为Tape Out 之前的验证标准。

它独有的RVE(Result ViewEnviroment)界面可以把验证错误反标到版图工具中去,而且良好的集成环境便于用户在版图和电路图之间轻松转换,大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1.2手册在工作站下输入mgcdocs &命令,就可阅读Calibre的所有手册。

1.3几个常用的缩写命令1、SVRF---Standard Verification Rule Format(标准的检查文件)2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2.1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件(Runset)。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2.2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2.3 DRC Runset File1 基本控制,原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

Calibre LVS的使用方法

Calibre LVS的使用方法


了重要的数据文件和子目录,并且在用
RVE反标及xCalibre
• 的数据;
进行寄生参数提取时需要用到该目录下
• TOPCELL.rep Calibre LVS Report File,所有 的错误信息均在该文件中,

查错过程主要就是基于此文件;
• TOPCELL.rep.ext Calibre LVS Extraction Report
Calibre LVS的使用方法
3.3 Calibre LVS的执行命令:
cd ~/check/calilvs (进入LVS的运一次LVS产生的数据目录,以免影响本次执行结果)
calibre –lvs -hier -spice ./svdb/TOPCELL.sp –hcell hcells -auto ../rule/CLVS.ru |tee TOPCELL.log
File;
• CLVS.ru Calibre LVS规则文件。
Calibre LVS is OK !
Calibre LVS Report File
Circuit Extraction Report File
Connectivity Errors Calibre LVS
Failed !
Calibre LVS Report File
Circuit Extraction Report File
(5) –hcell hcells表示额外得将hcells文件中指定的Layout和电路网表单元进行 比较并在最后的报告中给出相应的比较结果。hcells也可以用其它的文件名
• 3.4 Calibre LVS所用到和产生的文件列表及说明:
• svdb/
这是Calibre LVS在执行过程中

calibredrc和lvs验证总结

calibredrc和lvs验证总结
功能,叫v2lvs,下面先介绍v2lvs:
v2lvs能够把verilog网表和相对应的spice库、verilog子库转成Calibre LVS用
RULECHECK CT_11 ................ TOTAL Result Count = 0
RULECHECK CT_12 ................ TOTAL Result Count = 0
RULECHECK M1_1 ................. TOTAL Result Count = 0
(1)Calibre是一个“Edge-Based”Tool,默认错误的显示是边
(2)DRC 检查的结果有are、Opposite。
(3)常用的几条检查规则,具体可阅读Calibre的手册
(a)Internal(内边对内边)用来检查 Width、Overlap;
RULECHECK M1_6 ................. TOTAL Result Count = 3
RULECHECK M2_1 ................. TOTAL Result Count = 0
RULECHECK M2_2 ................. TOTAL Result Count = 0
Merge if space is less than
NW_2b
0 0 2 Jan 2 20:10:47 2004
Rule File Pathname:
Minimum space between two NW with different potential is
NW_3
……
Rule File Pathname:
RULECHECK PD_M1 ................ TOTAL Result Count = 0

Calibre LVS 介绍

Calibre LVS 介绍

Calibre LVS 介绍本篇就讲解有关LVS方面的内容。

具体实例可以参照 ”dracula LVS介绍”中的说明。

一、具体操作:%drac_cvt %caliber –lvs | tee mlvs.logopen cell view “lvs_test”%calibre –rveLoad LVS result databasemodify layoutuse query tools to highlight errors (举例)*注:当然还有其他一些工具来帮助查找错误所在,点击就可以,不至于要想半天来判断错在source端还是drain 端等扼杀脑细胞的问题了。

有一大特点就是很人性化的点击,就到显示到相应的位置,无法是layout还是schematic或者是source net list。

二、相关文件内容1, netlist***** lvs_test NETLIST ******.BIPOLAR.GLOBAL VSS VDD************************************************************************************.SUBCKT lvs_test OUT INRI6 net2 IN 1kCI4 OUT VSS 0.2pMI1 VSS net2 OUT VSS PMI0 VDD net2 OUT VDD N.ENDS可以用 caliber –lv –cs 对netlist进行转换和语法分析。

*建议:subckt name最好与cell name一致。

2,由dracula 转换过来作了些小的修改,只是保证了语法没有错,并且能达到基本的要求为目的,所以大家可以对比上次 dracula 来看。

Caliber ERC 一般与 LVS 一起验证,要产生 LVS 可RVE 的database,需要加入 MASK SVDB DIRECTORY "svdb" QUERY 会产生 svdb目录,要产生ERC database 要使用 ERC SELECT CHECK 。

Calibre经典教程和看LVS的错误报告的方式

Calibre经典教程和看LVS的错误报告的方式

看calibre lvs 错误报告的方式1.Report开头部份的Warning和Error信息(因为显现Warning和Error的情形很多,那个地址要紧举一些常见的例子):Error部份:只要report的开头部份有Error信息显现,lvs就确信没有运行成功。

Error一样由lvs命令文件或netlist 文件中的参数概念引发,这时需要修改lvs文件或netlist。

Error信息都很直观,比较容易查出产生Error的地址。

o Example1 (参见文件“”) :在””的2191和2192行挪用到了两个标准单元”INLX1”和”LOGICOL”,可是netlist中找不到对这两个标准单元的描述。

那个错误需要检查netlist,添加上对这些标准单元的描述部份。

通常标准单元的netlist由foundry提供,是一个单独的cdl或spice文件;Example1:LVS Netlist Compiler - Errors and Warnings for ""-------------------------------------------------------------Error: No matching ".SUBCKT" statement for "INLX1" at line 2191 in file ""Error: No matching ".SUBCKT" statement for "LOGIC0L" at line 2192 in file ""Warning部份:warning可不能阻碍lvs的运行,可是常常会致使结果的不正确。

很一些warning 能够忽略掉,这些常常是netlist中或lvs命令文件中一些多余部份引发的,例如下面的Example2_1和Example2_2;很多warning是不能忽略的,最多见的是short和soft connect,例如下面的Example3, Example4_1, Example4_2;o Example2_1 (参见文件“”) :那个warning是因为calibre不认netlist中的参数”*.MEGA” ,这时需要在netlist 中注释掉那个参数。

Calibre 中文教程

Calibre 中文教程

Lab-4.Calibre –DRC與LVSI•目的:實習六是介紹一個大部分業界所使用的一套佈局驗證的軟體―Calibre(為Mentor公司之產品),Calibre是被世界上大多數的IC設計公司做為sign-off的憑據,適合做大型電路的驗證。

Calibre和Dracula、Diva有許多不同之處。

Calibre是一套類似Diva的驗證軟體,但其嚴謹度與考靠性遠優於Diva,這也是大家為何要使用Dracula的原因,但Dracula的操作不易,且無法做on-line的驗證。

但Calibre改進了這些缺點,不但操作簡易,更可搭配Virtuoso或其他layout軟體做線上的驗證,由於Calibre的已被大多數的公司所採用,因此CIC也將轉向支援Calibre的技術而漸漸取代Dracula。

本實習的目的是要將前一實習的電路,經過Calibre的佈局驗證後,以便能將此Layout送去製造。

而本實習將延續實習四的Layout為實例,藉此介紹整個Dracula的操作流程。

II•DRC(Design Rule Check):1•建立子目錄、拷貝calibre_035.drc檔及撰寫DRC的主要檔案:<i>因為作DRC佈局驗證時會造出非常多檔案,因此在此強烈建議建立一個屬於此Layout作DRC時之新目錄夾,也就是說在你的根目錄下鍵入mkdir 0.35然後再進入0.35的資料夾內,即鍵入cd0.35,再鍵入mkdirdrcnand3,建立一個名為drcnand3的子目錄 。

..<ii>先進入/avanti/Lab610/avanti/Lab/610/test/lab/drc/目錄下再利用filemgr &或拷貝指令cp ,將calibre_035.drc 拷貝至你的工作目錄底下。

<iii>為配合Layout ,因此在作DRC 驗證時必須利用編輯軟體(ex Vi 、textedit….),編輯下面的檔案並存為drc_rules的檔。

Calibre DRC和LVS验证总结

Calibre DRC和LVS验证总结

Calibre学习总结第一章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证(Physical Verification)工具,它提供了最为有效的DRC/LVS/ERC 解决方案,特别适合超大规模IC电路的物理验证。

它支持平坦化(Flat mode )和层次化(Hierarchical mode)的验证,大大缩短了验证的过程;它高效可靠的性能已经被各大Foundry 认证,作为Tape Out 之前的验证标准。

它独有的RVE(Result ViewEnviroment)界面可以把验证错误反标到版图工具中去,而且良好的集成环境便于用户在版图和电路图之间轻松转换,大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1.2手册在工作站下输入mgcdocs &命令,就可阅读Calibre的所有手册。

1.3几个常用的缩写命令1、SVRF---Standard Verification Rule Format(标准的检查文件)2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2.1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件(Runset)。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2.2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2.3 DRC Runset File1 基本控制,原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

Calibre LVS 介绍

Calibre LVS 介绍

Calibre LVS 介绍本篇就讲解有关LVS方面的内容。

具体实例可以参照 ”dracula LVS介绍”中的说明。

一、具体操作:%drac_cvt %caliber –lvs | tee mlvs.logopen cell view “lvs_test”%calibre –rveLoad LVS result databasemodify layoutuse query tools to highlight errors (举例)*注:当然还有其他一些工具来帮助查找错误所在,点击就可以,不至于要想半天来判断错在source端还是drain 端等扼杀脑细胞的问题了。

有一大特点就是很人性化的点击,就到显示到相应的位置,无法是layout还是schematic或者是source net list。

二、相关文件内容1, netlist***** lvs_test NETLIST ******.BIPOLAR.GLOBAL VSS VDD************************************************************************************.SUBCKT lvs_test OUT INRI6 net2 IN 1kCI4 OUT VSS 0.2pMI1 VSS net2 OUT VSS PMI0 VDD net2 OUT VDD N.ENDS可以用 caliber –lv –cs 对netlist进行转换和语法分析。

*建议:subckt name最好与cell name一致。

2,由dracula 转换过来作了些小的修改,只是保证了语法没有错,并且能达到基本的要求为目的,所以大家可以对比上次 dracula 来看。

Caliber ERC 一般与 LVS 一起验证,要产生 LVS 可RVE 的database,需要加入 MASK SVDB DIRECTORY "svdb" QUERY 会产生 svdb目录,要产生ERC database 要使用 ERC SELECT CHECK 。

Calibre DRC和LVS验证总结

Calibre DRC和LVS验证总结

Calibre学习总结第一章 Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证(Physical Verification)工具,它提供了最为有效的DRC/LVS/ERC 解决方案,特别适合超大规模IC电路的物理验证。

它支持平坦化(Flat mode )和层次化(Hierarchical mode)的验证,大大缩短了验证的过程;它高效可靠的性能已经被各大Foundry 认证,作为Tape Out 之前的验证标准。

它独有的RVE(Result ViewEnviroment)界面可以把验证错误反标到版图工具中去,而且良好的集成环境便于用户在版图和电路图之间轻松转换,大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1.2手册在工作站下输入mgcdocs &命令,就可阅读Calibre的所有手册。

1.3几个常用的缩写命令1、SVRF---Standard Verification Rule Format(标准的检查文件)2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC2.1数据准备完成CalbireDRC需要的数据有版图数据和执行DRC检查的命令文件(Runset)。

版图数据支持GDSII、CIF、BINARY、ASCII 格式。

2.2流程图Runset Completed LayoutCalibre DRCASCII Report DRC Results DatabaseLocate Errors Using Calibre RVE and Layout Tool Correct Layout Errors2.3 DRC Runset File1 基本控制,原有DRACULA的file可以用drac_cvt sourcefile targetfile命令来转换。

calibre使用介绍

calibre使用介绍

设定inputs
• Rule载入后,calibre自动跳转到inputs,同 时file自动指到当前的layout cell name 。在 鼠标点选的地方有个export from layout viewer选项,这个是由calibre直接从layout 抽取GDS,从而不需要layout designer在进行 DRC验证前单独stream out gds file.

Run DRC
• 当设置完成后,点击Run DRC的选项, calibre工具开始按照载入的rule进行DRC验 证。
• 另外,calibre DRC可以对有特殊要求的 layout进行其他设置,如果有需要可以在 DRC options里面进行设置,但是一般情况 下不需要做改动。
DRC result
CALIBRE 使用介绍
Calibre 简介
• Calibre是一套类似于Diva的验证软件,其操 作简单,可以做on-line 的验证,更可以搭 配virtuoso或其他layout软件,因此calibre已 经被大多数公司采用。
Calibre 主要用途
• Calibre主要用于以下2个方面的验证: • DRC (Design Rule Check) • LVS (Layout Versus Schematic)
Comparison result
• 这个result里面包含了: 1.Incorrect nets 2.Incorrect ports 3.Incorrect instances 4.Property Errors 一般我们clean的顺序是从2开始然后是1,基 本上前两项clean后,后面的2项就OK了。
LVS(layout versus schematic)

Calibre验证工具使用指南

Calibre验证工具使用指南

Calibre DRC/LVS使用指南单元库设计B组:吴亮马艳目录1.Calibre验证工具简介 (3)1.1Calibre DRC (3)1.2Calibre LVS (3)2.DRC可视化界面的使用 (3)2.1.运行步骤 (3)2.2.如何选择规则 (7)2.3.如何使用Group语句 (7)2.4.如何检查版图的被选区域 (7)3.LVS可视化界面的使用 (7)3.1.运行步骤 (7)3.2.Hcell的使用 (11)3.3.如何使用LVS BOX (11)3.4.短路和开路 (11)4.常见问题 (11)4.1 DRC使用中的常见问题 (11)4.2 LVS使用中所发生的问题 (12)5.rulefile文件的语法 (12)5.1基本的规则语法 (12)5.2 Rule file文件对大小写的区分 (12)5.3 Rule file文件的顺序 (13)5.4 INCLUDE语句 (13)5.5 如何使用条件语句 (13)5.6典型的LVS规则语法 (13)5.7 TEXT的语法 (14)5.8 如何将TEXT连接到目标层 (14)5.9 连接的建立 (14)5.10 软连接 (15)5.11 Property Tracing 语句 (15)5.12 REDUCE语句 (15)5.13 Antenna天线效应 (15)5.14 通过Calibre产生GDSII格式的输出 (16)5.15 LVL的使用 (16)6.用命令行执行Calibre (16)7.帮助文档 (17)1.Calibre验证工具简介Calibre是Mentor公司的一个版图验证工具,其主要包括DRC(Design Rule Checking设计规则验证),LVS(Layout Versus Schematic版图与原理图对照验证)和RVE(Result Verification Environment 验证结果环境).它可以进行Hierarchical(层次化)的验证,是一套支持多种格式的功能十分强大的验证工具。

CalibreDRC和LVS验证归纳

CalibreDRC和LVS验证归纳

Calibre学习总结第一章Calibre简述1. 1 Calibre 简介Calibre 作为Mentor Graphics 公司出品的后端物理验证(Physical Verification)工具,它提供了最为有效的DRC/LVS/ERC 解决方案,特别适合超大规模IC电路的物理验证。

它支持平坦化(Flat mode )和层次化(Hierarchical mode)的验证,大大缩短了验证的过程;它高效可靠的性能已经被各大Foundry 认证,作为Tape Out 之前的验证标准。

它独有的RVE(Result ViewEnviroment)界面可以把验证错误反标到版图工具中去,而且良好的集成环境便于用户在版图和电路图之间轻松转换,大大提高了改错的效率。

xCalibre 具有版图寄生参数抽取的功能。

1.2手册在工作站下输入mgcdocs &命令,就可阅读Calibre的所有手册。

1.3几个常用的缩写命令1、SVRF---Standard Verification Rule Format(标准的检查文件)2、RVE---Results Viewing Environment(显示结果用的环境窗口)3、SVDB---Standard Verification Database (LVS results)4、DRC---Design Rule Checking5、LVS---Layout Versus Schematic6、ERC---Electrical Rule Checking第二章Calibre DRC 2.1数据准备完成CalbireDRC 需要的数据有版图数据和执行DRC 检查的命令文件(Runset )。

版图数据支持GDSII 、CIF 、BINARY 、ASCII 格式。

2.2流程图2.3 DRC Runset File1 基本控制,原有DRACULA 的file 可以用drac_cvt sourcefile targetfile 命令来转换。

Calibre DRC、LVS的详细教程

Calibre DRC、LVS的详细教程

# layer 运算,由原始的 poly 和 nplus 层推出 ngate 层
...
//
// Module 2 - DRC Measurement Operations
// Internal Checks rule_2a { @oxide minimum width is 6
// 进行检查,rule_2a 是检查标号,
如图 T8.1 所示。因此,需要有 DRC 工具来检查版图是否符合这些几何规则。 T8.1 左边为版图,右边为实际制出的形状
为了保证版图能正确制出,流片厂家会根据工艺定义很多的设计规则,只有版图满足 厂家的所有的设计规则,才可能被正确的制出。一般说来,设计规则有很多,例如 最小间 距、最小孔径等。
做 DRC 的工具有 cadence 的 dracula、avanti 的 hercules、mentor 的 calibre 等。本章将 结合 mentor 的 calibre 来介绍 DRC。下面介绍的所有概念和命令都是基于 mentor 的 calibre 的。其他的 DRC/LVS 工具会有不同的概念和命令。
// designer 根据这个结果修改错误。 // internal 具体介绍见下一节 rule_2b { @oxide minimum overlap of pwell is 3 // 第二项检查
internal oxide pwell < 3 }
// 检查 oxide 与 pwell 的内间距
drclvs81drc概述在第七章中讲到了怎样把前端综合出来的netlist实现成版图layout怎样用静态时序分析证明所实现的版图在时序上满足要求现在还有两个任务没有完成一是要证明这个已经实现的版图可以生产出来也就是说这个版图符合流片厂家的要求这一步称为drc另一个任务是证明这个版图就是想要的那一个也就是说这个版图实现的功能与网表描述的相一致这一步称为lvsdrc和lvs是比较复杂的本章只能简要介绍其基本概念进一步的介.5 Metal Width In Poly Overlap check 从上面的描述可以看出要检查的几何规则是一个比较复杂的规则,因此,这条规则用了 四步来完成。

calibre使用技巧与常见问题

calibre使用技巧与常见问题

calibre使用技巧与常见问题calibre使用技巧与常见问题Fri, 22 Oct 2010本文最后更新:2010-10-31,使用calibre版本0.7.25。

最近因为开发盛大锦书Bambook的SNB格式的calibre插件,更多的使用了calibre和研究了它的实现,也在论坛上看很多对calibre 使用上的问题。

干脆在这里写上一贴,把常见问题(尤其是中文相关的问题)做一总结。

本文会不定期更新。

1.什么是calibre?calibre是一个一站式的电子书籍管理软件,提供电子书籍管理、元信息整理、格式转换、阅读设备书籍同步、新闻下载等功能。

可以近似把它类比为电子书界的iTunes。

它使用Python开发,是一个跨平台的自由软件。

calibre不是一个电子书下载软件,它只能从网上下载书籍的信息,但不能下载书籍本身。

calibre不是电子书制作工具,虽然它提供格式转换功能,且在转换过程中提供一些定制功能,但这些功能非常有限,并不能用于精细控制和从头制作电子书。

1.calibre的优缺点优点是功能全,可定制化程度高,可以折腾。

缺点是体积庞大、速度慢、BUG较多(不过修得很快)。

1.中文TXT文件转换成别的格式后全部变为乱码因为Windows上大部分中文TXT文件是用System Codepage 编码的,而calibre默认用UTF-8编码解析。

解决方法是:可以把文件转成UTF-8编码后再放入calibre转换格式;也可以在calibre的转换对话框中左边选择“外观”,然后在右侧的“输入字符编码”中填入“gbk”或“gb18030”,calibre就可以正常转换格式了。

1.自动生成的封面图片中的中文字符变成问号calibre自带并硬编码了一些字体文件,这些字体中不包含中文字符,渲染出来的图片就只能显示成问号了。

解决方案是:打开“首选项”->“优化调整”中的“Current Tweaks”中填入优化选项:generate_cover_title_font = 'c:\\windows\\fonts\\simhei.ttf',这样就可以用指定的黑体做为封面标题的字体,就不会乱码了。

calibre_LVS入门

calibre_LVS入门

calibre_LVS入门Calibre环境做LVS步骤及注意事项1、LVS数据准备在Astro中完成芯片后提取.fv文件及.gds文件,这两个文件是做LVS必备的。

.v文件用来生成在LVS过程中用来和Layout进行比对的.spi文件,而.gds 文件用来读入calibre得到Layout。

2、将.gds文件读入calibre具体步骤省略。

3、生成.spi文件.spi文件是由.v和一些.cdl、.spi文件一同生成的。

生成.spi文件有一个脚本,以SMIC18 工艺xxx目录为例:v2lvs \-lsp xxx/smic18.cdl \-lsp xxx/POR.cdl \-lsp xxx/RAM256X8.cdl \-lsp xxx/SP018W.sp \-s xxx/smic18.cdl \-s xxx/POR.cdl \-s xxx/RAM256X8.cdl \-s xxx/SP018W.sp \-s0 VSS \-s1 VDD \-v $topCell.v \-o $topCell.spi格式是固定的,-lsp后面列出你所要做LVS的芯片用到的IP的.spi (.sp)文件,rom、ram、stdcell是.cdl文件。

-s后面再把-lsp列出的文件重复一遍。

-s0和-s1不变,-v后面写你要进行转换的.fv文件,-o后面写你要输出的.spi文件。

文件写好后,在文件所在目录直接键入文件名,文件即开始自动执行。

执行后若无warning和error即可。

icc中提取出来的.v文件需要有phsical only的器件,但是不需要corner和filler pad,pcut和power IO必须加进去。

还有一些格式要求,需要使用如下选项:wirte_verilog –diode_ports –split_bus –no_pad_filler –no_corner_filler_cells -pg 这些信息加好后,再进行上面转换.spi文件的步骤。

Calibre LVS的使用方法

Calibre LVS的使用方法


了重要的数据文件和子目录,并且在用
RVE反标及xCalibre
• 的数据;
进行寄生参数提取时需要用到该目录下
• TOPCELL.rep Calibre LVS Report File,所有 的错误信息均在该文件中,•Βιβλιοθήκη 查错过程主要就是基于此文件;
• TOPCELL.rep.ext Calibre LVS Extraction Report
可以任意指定TOPCELL.sp和TOPCELL.log文件名,这里用同样的前缀也是为了 保证同一次验证结果数据文件的一致性;
该命令可以最简单的用 calibre –lvs ../rule/CLVS.ru 代替,其它选项可根据需要部分或 全部选择使用:
(1) |tee TOPCELL.log 表示屏幕显示信息输出到TOPCELL.log文件中; (2) –spice ./svdb/TOPCELL.sp表示将Layout提取后生成TOPCELL.sp文件; (3) -hier表示层次式校验,不是将整个版图 Flatten 后进行校验; (4) –auto表示额外得将Layout和电路网表中名字相同的单元进行自动比较并在 最后的报告中给出相应的比较结果
(5) –hcell hcells表示额外得将hcells文件中指定的Layout和电路网表单元进行 比较并在最后的报告中给出相应的比较结果。hcells也可以用其它的文件名
• 3.4 Calibre LVS所用到和产生的文件列表及说明:
• svdb/
这是Calibre LVS在执行过程中
自动产生的目录,里面存放
Circuit Extraction Report File
File;
• CLVS.ru Calibre LVS规则文件。

calibre使用帮助

calibre使用帮助

◦ 各器件及PIN已生成 ◦ 黄线提示各节点连接关系 ◦ 可相应补充连线等图形


环境设置 版图设计 版图验证
◦ DRC ◦ LVS ◦ PEX

导出文件
◦ 导出CDL文件 ◦ 导出GDSII文件

总结

calibre功能列表
DRC -- Design Rule Checking ERC -- Electrical Rule Checking LVS -- Layout Versus Schematic PEX -- Post-layout Extraction RVE -- Results Viewing Environment 显示结果用的环境窗口 ◦ SVDB -- Standard Verification Database 显示LVS结果 ◦ ◦ ◦ ◦ ◦
◦ 双击错误可定位,图中高亮部分
◦ 也可在lvs.rpt中找到对应信息
◦ 正确提示


环境设置 版图设计 版图验证
◦ DRC ◦ LVS ◦ PEX

导出文件
◦ 导出CDL文件 ◦ 导出GDSII文件

总结
◦ 选择pex rule ◦ 为PEX设定专门的目录
◦ 做PEX之前都会做一次LVS ◦ 因此输入需要选择网表文件

环境设置 版图设计 版图验证
◦ DRC ◦ LVS ◦ PEX

导出文件
◦ 导出CDL文件 ◦ 导出GDSII文件

总结
◦ 选择lvs rule ◦ 为LVS设定专门的目录
◦ 设定输入 ◦ 选中复选框,让工具自动生成网表
◦ 设定输入 ◦ 选择已经生成的网表(通常是CDL文件)

Calibre简易使用流程

Calibre简易使用流程

如何在Cadence 环境里简单的使用Calibre一、在Cadence 环境里调用Calibre1、 在.cdsinit 里 加上 load(“/usr/calibre/mgc_skl.skl”),这个.skl 文件就是Mentor 公司提供的skill 文件。

2、 在启动icfb &的路径下 module add calibre3、 启动icfb &后,打开一个版图检查一下顶端的Menu 里有没一个Calibre 的菜单。

如果有则表示可以在当前环境下使用Calibre 了,这个菜单里有DRC 、LVS 、XRC 、RVE 等命令。

4、 看书可以用mgcdocs &命令,下面有Clibre 的参考手册。

二、几个有用的缩写1、 SVRF---Standard Verification Rule Format (标准的检查文件)2、 RVE---Results Viewing Environment(显示结果用的环境窗口)3、 SVDB---Standard Verification Database (LVS results)4、 DRC---Design Rule Checking5、 LVS---Layout Versus Schematic6、 ERC---Electrical Rule Checking 三、一个简单的DRC 流程2、一个DRC 实例(1)打开一个版图,在Calibre 菜单下点出 RUN DRC 命令。

(2)Cancel 掉Load Runset File 命令窗口,Runset File是RUN DRC时需要填入的一些设置,方便于下次RUN。

第一次由于没有,所以就Cancel。

等第一次RUN完后,可以将填入的设置存成一个Runset File。

再RUN DRC时,可以将这个Runset File Load 进来。

(3)上面的窗口中,可以看到 Rules 与 Inputs 两个命令是红色的,表示RUN DRCDRC-可以帮(4)点击Inputs 命令,在Layout命令行里输入你要检查的版图的GDS,假如你已经把当前版图输出GDS了,可以输入已经生成的GDS。

LVS验证的实验指导

LVS验证的实验指导

第五章物理验证(一)教学内容1.物理验证的概念;2.主流物理验证工具介绍;Calibre 是Mentor Graphics 的IC版图验证软件,此软件包括设计规则检查( DRC )、版图与原理图一致性检查(LVS)、电气规则检查(ERC)、及版图寄生参数萃取(LPE)等验证功能。

其操作界面主要分为图形模式(GUI)(graphical user interface) Calibre Interactive与指令模式(Command Line),其中图形模式可以单独启动,亦可与Virtuoso 等软件相连接,其操作界面皆相同。

本章我们主要研究图形模式。

3.主要术语⏹SVRF---Standard Verification Rule Format(标准的检查文件)⏹RVE---Results Viewing Environment(显示结果用的环境窗口)⏹SVDB---Standard Verification Database (LVS results)⏹DRC---Design Rule Check(设计规则检查)⏹ERC---Electrical Rule Checking(电气规则检查)⏹LVS---Layout Versus Schematic(版图原理图一致性检查)⏹LPE---Layout Parasitic Extraction(版图寄生参数萃取)第二节 LVS版图与原理图的一致性4.Calibre LVS 简介Calibre LVS 是一个出色的版图与线路图对比检查工具,具有高效率、高准确度和大容量等优点。

Calibre LVS 不仅可以对所有的“元件”进行验证,而且还能在不影响性能的条件下,处理无效数据。

主要表现在以下几个方面:(1) 运行模式快捷方便:Calibre LVS 有两种运行模式,即命令行模式和界面模式(Calibre Interactive-LVS)。

采用命令行模式可以快速输入控制命令,快速运行,其结果精确稳定。

calibre版图drc,lvs,pex和后仿真smic65

calibre版图drc,lvs,pex和后仿真smic65

生成版图以及calibre的DRC、LVS、PEX和后仿真在schematic界面:Tools--design synthesis--layout XL;在layout界面:Design--generate from source,出现下图,按照下图所示进行选择:注意,在I/O pins,一列中,修改完后一定要单击Apply;Pin type一列,一定要单击undate;pin Label shape一列,单机呢Pin label options,出现右图,layer name改为选择same as pin。

然后单击ok,ok。

接下来,自动生成了mos管的版图,我们需要做的是进行连线。

首先按键盘F键,使图居中;然后按shift+ F键,出现详细的mos管内部结构图;之后,在菜单栏单击options—display,出现下图:X snap spacing和Ysnap spacing调的越小,画线时的精度就越大。

Display levels里的stop,一般写20,表示显示的层数。

开始连线,画版图。

、、、、、///画完以后,进行DRC检查:在layout界面:calibre--run drc,出现下图:第一次进行drc时,在load runset file对话框里,单击cancel。

单击Rules标签,在DRC rules file里,单击“…”,选择DRC文件,DRC Run directory里选择运行的目录,最好自己新建一个文件夹。

单击input标签,出现下图:选中export from layout viewer,单击output标签,出现下图:不用改其他都不用改,单击run DRC标签,开始检查设计规则。

界面如下图:将show all 改为show not waived,变成下图:红色的就是不满足设计规程的,需要改版图。

右击下图右边的数字,如“19,20,21,22”,选择highlight,就会在版图界面放大并标出出错的地方。

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Calibre经典教程和看LVS的错误报告的方法看calibre lvs 错误报告的方法1.Report开头部分的Warning和Error信息(因为出现Warning和Error的情况很多,这里主要举一些常见的例子):∙Error部分:只要report的开头部分有Error信息出现,lvs就肯定没有运行成功。

Error一般由lvs命令文件或netlist文件中的参数定义引起,这时候需要修改lvs文件或者netlist。

Error信息都很直观,比较容易查出产生Error的地方。

o Example1 (参见文件“lvs_test1.rep”) :在”lan_yang_dig.cir”的2191和2192行调用到了两个标准单元”INLX1”和”LOGICOL”,但是netlist中找不到对这两个标准单元的描述。

这个错误需要检查netlist,添加上对这些标准单元的描述部分。

通常标准单元的netlist由foundry提供,是一个单独的cdl或者spice文件;Example1:LVS Netlist Compiler - Errors and Warnings for "LANYANG_FULLCHIP_V11_20060427.CIR"-------------------------------------------------------------Error: No matching ".SUBCKT" statement for "INLX1" at line 2191 in file "lan_yang_dig.cir"Error: No matching ".SUBCKT" statement for "LOGIC0L" at line2192 in file "lan_yang_dig.cir"..................Warning部分:warning不会影响lvs的运行,但是经常会导致结∙果的不正确。

很一些warning可以忽略掉,这些常常是netlist中或者l vs命令文件中一些多余部分引起的,例如下面的Example2_1和Example2_2;很多warning是不能忽略的,最常见的是short和soft connect,例如下面的Example3, Example4_1, Example4_2;o Example2_1 (参见文件“lvs_test2.rep”) :这个warning是因为calibre不认netlist中的参数”*.MEGA” ,这时需要在netlist中注释掉这个参数。

(”*.MEGA”只在dracula中起作用,用于区分netlist中单位m和M的不同,有了这个参数以后,m代表千分之一,M代表百万,如果没有这个参数,则m和M都代表千分之一);Example2_1:.........Warning: *.MEGA at line 86 in file "/home/taurus/XFAB/cdl/xc 06m3/core/xc06a2dl.cdl" not applied to earlier global-scope .PARAM statementsWarning: *.MEGA at line 148 in file "/home/taurus/XFAB/cdl/x c06m3/core/xc06a2dl.cdl" not applied to earlier global-scope .PARAM statements.........o Example2_2 (参见文件“lvs_test2.rep”) :这个warning是由于在netlist中重复定义了”NAND4”和”NOR2”这两个标准单元引起,可以修改netlist解决;如果能确定重复定义的部分是完全相同的,这个warning可以忽略掉;Example2_2:.........Warning: Duplicate subckt definition "NAND4" at line 1642 in file "/home/taurus/XFAB/cdl/xc06m3/core/xc06a2dl.cdl"Warning: Duplicate subckt definition "NOR2" at line 1671 in file "/home/taurus/XFAB/cdl/xc06m3/core/xc06a2dl.cdl".........o Example3 (参见文件“lvs_test3.rep”) :在layout中两条标记了label的net短路时,或者不同的label标记到了同一net上时,出现这种warning,lvs中会忽略掉其中一个label,将这个net定义为另一个label的名字,例如这个例子中这个net被定义为”osc32k”,忽略掉了”tclk_control”。

这两个warning一般会同时出现,解决办法是通过坐标和label在layout中查找short的地方,或者是lab el移位的地方。

这个warning会引起layout和netlist出现不同数目的net,一定要改掉;Example3:.........WARNING: Direct connection between different ports:Port names: osc32k tclk_controlWARNING: Short circuit - Different names on one net:Net Id: 513(1) name "osc32k" at location (944.4,1199.6)on layer 39 "metal3"(2) name "tclk_control" at location (944.4,1228.4) on layer 39 "metal3"The name "osc32k" was assigned to the net..........o Example4_1 (参见文件“lvs_test4_1.rep”) :如果在P subs trate上出现没有通过金属直接连接的P substrate tie,那么这些P substrate tie会引起soft connect的warning,这个例子中net “chg_out_p”连接到了某个P substrate tie,与gnd!通过P subs trate短路到了一起,net “chg_out_p”被忽略掉。

解决办法是找到net “chg_out_p”与P substrate短路的地方;Example4_1:.........WARNING: Stamping conflict in SCONNECT - Multiple source ne ts stamp one target net.Net gnd! is selected for stamping.Rejected nets: chg_out_p.........o Example4_2 (参见文件“lvs_test4_2.rep”) :这个例子和上一个例子基本一样,不同的是和gnd! sconnect的这个net在layout 上没有标记label。

”2089”是calibre从layout中提取并随机命名的net。

解决办法是在report的具体信息中找到net 2089的坐标,再在layout中查找该点的net是如何通过P substrate短路到gnd!;Example4_2:.........WARNING: Stamping conflict in SCONNECT - Multiple source ne ts stamp one target net.Net gnd! is selected for stamping.Rejected nets: 2089.........1 Net gnd!(33.050,176.900) GND!2089(33.050,47.300)......2.Lvs中Input和Output的信息:该部分主要记录calibre中的一些信息,例如layout,netlist,repor t file,运行时间以及calibre的版本信息。

Example5:REPORT FILE NAME: lvs.repLAYOUT NAME: ../gds/lan_yang_dig_lvs_test3.gdsSOURCE NAME: LANYANG_FULLCHIP_V11_20060427.CIR ('Lan_Yan g_Dig')RULE FILE: xc06_calibre_lvs_302.rulRULE FILE TITLE: XC06 Calibre DRC/LVS FileLVS MODE: MaskRULE FILE NAME: xc06_calibre_lvs_302.rulCREATION TIME: Thu May 18 15:44:02 2006CURRENT DIRECTORY: /direct/cd-home/gene.huang/tuna/lvsUSER NAME: gene.huangCALIBRE VERSION: v2005.2_6.10 Wed Jul 13 17:47:45 PDT 200 53. Lvs是否匹配最明显的标志:NOT COMPARED, CORRECT和INCORRECTNOT COMPARED(参见lvs_test1.rep): lvs没有完成,会∙有Error信息出现在report file的开头,提示为什么lvs没有进行,一般是lvs文件中input的信息不对;Example6:# # ######################### # # ## # NOT COMPARED ## # # ## # ########################CORRECT:layout与netlist匹配;∙Example7:# ################### _ _# # # * *# # # CORRECT # |# # # # \___/# ###################INCORRECT(参见lvs_test5.rep): layout与netlist不∙匹配,有error信息提示,表示具体不匹配的原因;Example8:# # ###################### # # ## # INCORRECT ## # # ## # #####################Error: Different numbers of nets (see below).Error: Connectivity errors.4.OBJECTS信息:∙INITIAL NUMBERS OF OBJECTS:表示转换前layout和ne tlist中的net数目,器件类型和器件数目。

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