武汉纺织大学数字逻辑试卷A

计科061~063、0621~0622、网络061~062 数字逻辑 2008-5-28 一、 单项选择题(本题共10小题，每小题1分，共10分)。

1. n 个变量的最小项是（c ）。

(A)n 个变量的积项，它包含部分变量 (B)n 个变量的和项，它包含全部n 个变量 (C 每个变量都以原变量或者反变量的形式出现，且仅出现一次。

(D)n 个变量的和项，它不包含全部变量 2. 欲对全班53个同学以二进制代码编码表示，最少需要二进制的位数是( b )。

(A)5 (B)6 (C)10 (D)53 3. 一块数据选择器有三个地址输入端，则它的数据输入端应有（ c ）。

(A)3 (B)6 (C)8 (D)1 4. 或非门构成的基本RS 触发器，输入端SR 的约束条件是（c ）。

(A)SR=0 (B)SR=1 (C)1____=+R S (D) 0____=+R S 5. 和Mealy 型时序电路比较Moore 型时序电路的特点是（ b ）。

(A)没有输入变量 (B)输出只和电路的状态有关，和输入无关 (C)没有输出变量 (D)输出只和输入有关，和电路状态无关 6. 组合型PLA 是由（ a ）构成。

(A)与门阵列和或门阵列 (B)一个计数器 (C)一个或阵列 (D)一个寄存器 7. 两输入与非门输出为0时，输入应满足（ a ）。

(A)两个同时为1 (B)两个同时为0 (C)两个互为相反 (D)两个中至少有一个为0 8. 输出Ｆ＝__A 的是下图中的第（ d ）个电路。

(A)１ (B)２ (C)３ (D)４ 9. 一个T 触发器，在T=1时，来一个时钟脉冲后，则触发器( d )。

(A)保持原态 (B)置0 (C) 置1 (D) 翻转
一 二 三 四 √ √ 五 六 七 八
10. 十进制数33的余3码为（ c ）。

(A) 00110110 (B) 110110 (C) 01100110 (D) 100100 二、 填空题 在每小题的括弧中填正确答案(本题共5空，每空2分，共10分)。

● 设计同步时序逻辑电路时，若有6个状态，至少需要选（3 ）个触发器。

● 357的8421BCD 码的是（ 0011010111 ）。

● 目前常用的可编程逻辑器件除了CPLD 外还有（ fpga ）。

● 已知X=23/64，则8位[X]补= ( 0.01010111 )。

● 根据反演规则可知，逻辑函数C B B A F +=的反函数为（ (a+) ）。

三、 用卡诺图化简下面函数，求出它的最简与或表达式。

（15分） ∑∑+=d D C B A F )15,13,7,5()14,12,11,10,9,8,2,0(),,,(
五、 使用中规模8选1数据选择器（74LS151）实现逻辑函数。

（15分） CD D AC ABC C A F +++= 74LS151的逻辑功能示意图如图。

（图中D 0-D 7为数据输入端，A 、B 、C 为数据选择端（A 为高位，C 为低位），/G 为使能端，Y 、W 为输出端。

） G A B D 0Y W D 1D 2D 3D 4D 5D 6D 7C 六、 用隐含表法化简下表所示的原始状态表，并画出最简状态表。

（15分） 现态 次态/输出 X =0 X=1 A A/1 D/0 B F/1 A/1 C F/0 A/0 D D/1 A/0 E C/0 E/1 F C/0 A/0
七、使用ROM实现3位二进制码到格雷码的转换。

（15分）
下表为3位二进制码到3位格雷码转换真值表，表中的A2A1A0表示二进制码，G2G1G0表示格雷码。

用ROM实现该逻辑，画出ROM阵列图。

八、分析以下VHDL语句实现的功能，要求画出引脚图并说明各引脚的功能。

（10分）
library ieee;
use ieee.std_logic_1164.all;
entity mux is port(
a, b, c, d: in std_logic_vector(3 downto 0);
s: in std_logic_vector(1 downto 0);
x: out std_logic_vector(3 downto 0));
end mux;
architecture archmux of mux is
begin
mux4_1: process (a, b, c, d)
begin
if s = "00" then
x <= a;
elsif s = "01" then
x <= b;
elsif s = "10" then
x <= c;
else
x <= d;
end if;
end process mux4_1;
end archmux;。