第七章 VHDL语言简介

VARIABLE 变量名：数据类型 约束条件：=初始值； 例如： VARIABLE n：INTEGER RANGE 0 TO 15 ：=2；
信 号
• 信号
信号定义语句的格式为： SIGNAL 信号名：数据类型 约束条件：=表达式； 例如： SIGNAL data：STD_LOGIC_VECTOR (7 DOWNTO 0)； 信号赋值语句的格式为： 目标信号名<= 表达式； 例如： y <= ‘0’ ；
• 端口说明
PORT（端口名{，端口名} ：方向 数据类型； … 端口名{，端口名} ：方向 数据类型）；
端口方向
端口方向用来定义外部引脚的信号方向是输入还是输出。表 示方向的说明符及含义如下表所示：
方向定义 IN OUT INOUT 含 输入 输出（构造体内部不能再使用） 双向 义
BUFFER
LINKAGE
标准数据类型（10种）
• • • • • 布尔量 ：TRUE，FALSE 字符（CHARACTER） 字符串 时间 ： 错误等级 在VHDL仿真器中，错误等级类型数据用来表征系 统的状态，它共有4种：NOTE（注意）， WARNING（警告），ERROR（出错）， FAILLURE（失败）。
用户自定义数据类型
三、VHDL程序的基本结构
一个完整的VHDL语言程序通常包含：实体（Entity）、构造 体（Architecture）、配置（Configuration）、包集合 （Package）和库（Library）五部分。 • • • • • 实体（Entity）： “symbol” 构造体（Architecture）： 配置（Configuration）： 包集合（Package）： 库（Library）：
• 字符：用单引号引起来的ASCII字符，可以是数字，也可以是符号或字母。 • 字符串：是一维的字符数组，需放在双引号中。如：“FALSE”， B “100”
2-2 标识符
• 短标识符（VHDL’87）
VHDL的短标识符必须遵守以下规则： 1、必须以英文字母开头； 2、英文字母、数字（0~9）和下划线都是有效的字符； 3、短标识符不区分大小写； 4、下划线（_）的前后都必须有英文字母或数字； 如:A_1 5、不能和VHDL语言的保留字重名。
3-1 实体
• 实体说明
实体说明定义了一个给定的设计单元及该设计单元与周围 的接口，它具有如下结构：
ENTITY 实体名 IS [类属参数说明] [端口说明] END 实体名；
类属参数说明与端口说明
• 类属参数说明[可选]
GENERIC [CONSTANT] 名字表：[IN] 子类型标志 [：=静 态表达式]，… ]；
输出（构造体内部可再使用）
不指定方向，无论哪个方向都可连接
实体entity dff_async_rst is port （D，CLK，RESET ：in STD_LOGIC； Q ：out STD_LOGIC）； end dff_async_rst;
实体举例2
● 采用VHDL语言设计硬件电路的优点
1、 计技术齐全、方法灵活、支持广泛。
VHDL语言可以支持自上而下和基于库的设计方法，而且支持 同步电路、异步电路、FPGA以及其它随机电路的设计。
2、系统硬件描述能力强，能支持硬件的设计、验证、 综合和测试，是一种多层次的硬件描述语言。 3、VHDL语言可以与工艺无关编程。当门级或门级 以上的描述通过仿真验证后，再利用相应的工具将设 计映射成不同的工艺(如MOS、CMOS等)。这样，在 工艺更新时，就无须修改原设计程序，只要改变相应 的映射工具就行了。 4、VHDL语言标准、规范，易于共享和重复利用。
一、VHDL的发展史
●
VHSIC 计划
美国国防部在上个世纪70年代末和80年代初提出的VHSIC （Very High Speed Integrated Circuit）计划的产物。 1981年提出了一种新的硬件描述语言，称为VHSIC Hardware Description Language 。简称VHDL。
第七章 VHDL语言简介
硬件描述语言：就是可以描述硬件电路的功能、信号的连接关系及定时关 系语言。 最常用的HDL是VHDL和Verilog HDL
一、VHDL的发展史 二、VHDL的基本语法 三、VHDL程序的基本结构 四、 VHDL语言构造体的描述方式 五、VHDL构造体的子结构描述方式 六、VHDL的基本描述语句 七、基本逻辑电路设计 八、VHDL仿真与综合
标准数据类型（10种）
• • • • 整数（INTERGER） 自然数（Natural）和正整数（Positive） 实数（REAL） 位（BIT） 位数据类型也属于枚举型，取值只能是‘1’和‘0’ • 位矢量（BIT_VECTOR） 位矢量使用双引号括起来的一组位数据，如 “1011”。 使用位矢量时必须注明位宽，即数组中元素个数和 排列，如： SIGNAL S1：BIT_VECTOR（15 DOWNTO 0）；
●
VHDL标准化
1987年12月VHDL被接纳为IEEE std-1076-1987标准，一般 称为 VHDL’87 。 1993年进一步修订，形成IEEE std 1076-1993标准，称为 VHDL’93。
●采用VHDL语言的硬件电路设计方法
采 用 VHDL 设 计 数 字 系 统 一 般 采 用 自 上 而 下 （ Top Down）的分层设计方法，所谓自上而下的设计方法，就 是从系统总体出发，自上而下地逐步将设计内容细化， 最后完成系统硬件的整体设计。 1) 第一层次行为描述：就是对整个系统的数学模型的描述。 2) 第二层次RTL方式描述，即寄存器传输描述，也称为数 据流描述。采用RTL方式描述，才能导出系统的逻辑表 达式，才能进行逻辑综合。 3) 第三层次是逻辑综合。就是利用逻辑综合工具，将RTL 方式描述的程序转换成用基本元件表示的文件（门级网 表）。
加、减、并，关系，逻辑运算符。
括号可改变运算次序
下面以加法器为例说明并置运算符的用法：
LIBRARY IEEE； USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_ARITH.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY addition IS PORT （A，B：IN STD_LOGIC_VECTOR( 3 DOWNTO 0); Q1: OUT STD_LOGIC_VECTOR( 4 DOWNTO 0)); END addition; ARCHITECTURE behav OF addition IS BEGIN PROCESS (A,B) BEGIN Q1 <= (‘0’ & A) + (‘0’ & B); END PROCESS; END behav;
2-5 VHDL 运算操作符
• • • • • 算术运算：+，-，*，/，MOD，REM，+（正），-（负），**，ABS。 逻辑运算：AND，OR，NAND，NOR，XOR，NOR和NOT。 关系运算：=，/=，<，>， <=，>=。 并置运算：用于位连接。(‘0’ & A) 运算符优先级：NOT，ABS，**，乘法运算符，正负，
可以由用户定义的数据类型有： • 枚举类型、整数类型、数组类型、存取类型 • 文件类型、时间类型、实数类型 用户用TYPE语句定义自己的数据类型。 TYPE语句的格式为： TYPE 数据类型名 IS 数据类型定义 OF 基本数据类型； 例如： TYPE word IS ARRAY（0 TO 15）OF STD_LOGIC；
IEEE 预定义标准
• 标准化数据类型
IEEE’93 增 加 了 多 值 逻 辑 包 STD_LOGIC_1164 ， 使 得 “STD_LOGIC”数据具有9种不同的值。其定义如下：
TYPE STD_LOGIC IS （ ‘U’， --初始值 ‘X’， --不定 ‘0’， --0 ‘1’， --1 ‘Z’， --高阻 ‘W’， --弱信号不定 ‘L’， --弱信号0 ‘H’， --弱信号1 ‘-’ --不可能情况 ）； “STD_LOGIC”和“STD_LOGIC_VECTOR”是IEEE新制定的标准化数 据类型，将它们归属到用户定义的数据类型中。
二选一电路的实体说明： entity mux is port ( a: in std_logic; b: in std_logic; s: in std_logic; f: out std_logic ) end mux;
A B S
F
实体举例3
带类属参数说明的实体： entity adder is generic (width: integer := 2); port ( in_a : in std_logic_vector(width-1 downto 0); in_b : in std_logic_vector(width-1 downto 0); z : out std_logic_vector(width-1 downto 0); carry: out std_logic) ); end entity adder;
常数：对某一常数赋予一个固定值。
变量：在进程和子程序中使用，是一个局部量。 信号：是电路内部硬件连接的抽象。
常 数
常数说明格式为：
CONSTANT 常数名：数据类型：=表达式；
如： CONSTANT VCC：REAL：=5.0； • 常量是一个恒定不变的量，一旦被赋值就不 能再改变。
变 量
• 变量只能在进程和子程序中使用，是一个局 部量，不能将信息带出所定义的当前设计单 元。与信号不同，变量的赋值是理想化数据 传输，其赋值是立即生效的，不存在任何延 迟。 变量定义语句的格式为：
二、VHDL的基本语法规则