集成电路与工艺版图设计

DC-DC变换器中误差放大器AMP模块版图设计
1 DC—DC变换器中误差放大器AMP模块电路
误差放大器是整个变换器电路的核心，从原理上说，误差放大电路内部实质上是一个具有高放大倍数的多级直接耦合放大电路。

误差放大器的电路结构如下：
误差放大器的原理图如下：
版图是集成电路从设计走向制造的桥梁，它包含了集成电路尺寸，电阻电容大小等器件相关的物理信息数据。

版图设计是创造工程制图（网表）的精确的物理描述过程，即定义各工艺层图形的形状，尺寸以及不同工艺层的相对位置的过程。

其设计目标有以下三方面：
1. 满足电路功能，性能指标，质量要求；
2. 尽可能节省面积，以提高集成度，降低成本；
3. 尽可能缩短连线，以减少复杂度，缩短延时，改善可能性。

下面是我对误差放大器AMP 模块版图设计及仿真的过程。

2DC —DC 变换器中误差放大器AMP 模块版图设计及仿真
２.１版图设计的前仿真
２.１.１替换及其他基本设置
此次版图所用工艺为MOSIS/ORBIT 1.2u SCNA 。

（设置替换路径为：C:\program files\Tanner EDA\Tanner Tools v13.1\L-Edit and LVS\Tech\Mosis\morbn12）
替换设置后，将设置-设计-technology 下的technology to micro map 改为： 1 Lambda=1
1
microns 。

２.１.２版图的基本绘制
下面为常用的CMOS工艺版图与工艺的关系：
（1）N阱：做N阱的封闭图形处，窗口注入形成P管的衬底
（2）．有源区：做晶体管的区域（G,D,S,B区），封闭图形处是氮化硅掩蔽层，该处不会长场氧化层
（3）．多晶硅：做硅栅和多晶硅连线。

封闭图形处，保留多晶硅。

（4）．有源区注入：P+,N+区。

做源漏及阱或衬底连接区的注入
（5）．接触孔：多晶硅，扩散区和金属线1接触端子。

（6）．金属线1：做金属连线，封闭图形处保留铝
（7）．通孔：两层金属连线之间连接的端子
（8）．金属线2：做金属连线，封闭图形处保留铝
①NMOS与PMOS的绘制
绘制NMOS要用到的图层有Active、N Select、Poly、Active Contact、Metal1，而PMOS管的版图绘制需要用到N Well、Active、P Select、Poly、Active Contact、Metal1，其中Poly的长度就是晶体管的L，Active的高度就是晶体管的W。

PMOS 管与NMOS管的版图如图1所示。

（a ）PMOS (b)NMOS 对于大尺寸的MOS 管，要节省版图的面积，需要对版图进行优化处理。

对于宽度很宽的MOS 管，应采用“叉指结构”，以减少漏源和栅极面积；使用指状晶体管的另一个原因是优化由晶体管宽度所引起的多晶硅栅电阻。

因为多晶硅是由单端驱动的，存在电阻，所以需要一个准则来规定单个指状晶体管的最大长度。

因此，对于大晶体管来说，将其设计成多个指状晶体管是遵守最大宽度准则的唯一方法。

对于长度很长的MOS 管，应采用折叠形式；宽度很窄的MOS 管，应采用狗骨形画法；对于共用源或漏的MOS 管，且两MOS 管尺寸相同，为节省空间或使寄生结电容最小、应将共用的源或漏合并在一起。

如：叉指状MOS 晶体管：ABBA
图4 叉指状MOS 晶体管
②电容版图
在两个悬浮导电层之间生长或者淀积一层相对比较薄的氧化层，从而形成一个下极板寄生电容适中的高密度电容器。

用L-Edit 软件绘制电容版图时的步骤如下：首先计算电容的有效面积，进而确定有效面积所对应的宽和长。

根据式2.2可以算出本设计的电容的有效面积，进而可以确定W 和L 。

绘制电容时要用的图层为Poly 、Poly2、Metal1、Poly Contact 、Poly2 Contact 、Poly-Poly2 Capacitor ID 。

电容版图如图5.所示，而电容的有效面积就是Poly-Poly2 Capacitor ID 的面积。

在理想情况下，其电容值可用下式进行计算：
0**/OX OX OX C A C WL T εε== (2.2)
图5 电容版图
③电阻版图
在CMOS工艺中，能与之兼容的电阻主要有：金属电阻、多晶硅电阻、扩散电阻（源/漏P+或N+扩散）、N阱电阻、MOS电阻（有源电阻）。

这几种电阻的方块电阻值大约如下：金属为60mΩ/□、多晶硅为几～上千Ω/□、扩散电阻为5Ω/□、N阱电阻为1kΩ/□。

多晶硅的薄层电阻（版图如图5.2所示）较小，可以实现小阻值的电阻，缺点是多晶硅电阻的薄层电阻值会随温度和工艺的不同而不同。

N阱电阻（如图5.3所示）的薄层方块电阻值约为1 kΩ，可以实现大阻值的电阻，但受工艺影响较大。

本次设计采用采用了常用的多晶硅电阻。

蛇形电阻如下图：
④pad画法：
Metal1：102×102；Metal2；100×100；Overglass：88×88；Via：90×90；Pad Comment：100×100。

2.1.3版图的布局
在整个版图布局中，晶体管的纺织采用P管和N管分层放置，分为三层，P管放入N阱中，N阱中尽量多的设置阱连接区，N管层尽量多的设置衬底接触点。

为了减小栓锁效应，每一层的晶体管加入了硬性保护环，保护环由select、active、active contact、metal层组成。

N型保护环的select层用nselect，P型保护环的select层用pselect。

输入输出以及电源的接触端口采用焊盘的形式。

误差放大电路的版图布局如下图所示：
版图设计完成后进行设计规则检查，DRC检查无误后，表明版图满足电路连接及设计规范。

2.2版图设计T-spice提取和仿真
运用T-spice进行后仿真，采用1.25u的工艺。

网表见附件A，网表生成后利用W-edit生成波形图。

对于电阻电容以及信号源的设置，可直接通过语句的形式在网表中修改。

端口的命名设置如下：
其余的端口用同样的方法命名。

端口仿真设置如下：
其余端口用同样的方法设置完后，仿真波形如下：
心得体会
通过本次课程设计，我对集成电路版图设计有了更深刻的体会，掌握了集成电路版图设计软件L-Edit的基本操作，并对提取网表和仿真更加熟练。

在本次设计中，由于考虑不周，各个器件之间没有留足够大的地方，导致后来连线时线间距太小而出错，不得不重新布局，使我明白在版图的绘制过程中，布局是非常重要的，要边连线边考虑如何让布局美观，芯片面积尽可能的减小，器件的摆放也要合理，连线也要尽可能的短。

而且在绘制过程中为了减小栓锁效应，每一层晶体管都要加保护环。

在本次设计中，也对电阻电容的画法有了更深刻的认识，对于电阻电容在开始画时不用考虑它的大小，最后可通过网表文件中的语句进行设置。

总之，这次课程设计自己学到了很多有用的东西，对版图的画法更加熟练了。

参考文献
【1】孙润等. TANNER集成电路设计教程[M]. 北京：希望电子出版社. 2002.
【2】陈中建. CMOS电路设计布局与仿真[M]. 北京：机械工业出版社. 2006.
【3】廖裕评，陆瑞强. 集成电路设计与布局实战指导[M]. 北京：科学技术出版社. 2004.
附录A
* Circuit Extracted by Tanner Research's L-Edit Version 11.10 / Extract Version 11.10 ; * TDB File: E:\kecsheji \band1.tdb
* Cell: Cell0 Version 1.19
* Extract Definition File: D:\tranner11\替换文件\morbn12.ext
* Extract Date and Time: 07/06/2013 -16:24
.include "D:\tranner11\T-Spice 10.1\models\ml2_125.md"
* Warning: Layers with Unassigned FRINGE Capacitance.
* <Poly1-Poly2 Capacitor>
* <Pad Comment>
C1 VIN 22 C=133.2f $ (69 357 169 457)
M1 AMPOUT 14 VIN 3 PMOS L=1.2u W=8.4u AD=75.6p PD=34.8u AS=78.12p PS=35.4u $ (272.5 243.5 274.5 257.5)
M2 14 14 VIN 3 PMOS L=2.4u W=3.6u AD=17.28p PD=16.8u AS=18.36p PS=17.4u $ (209.5 242.5 213.5 248.5)
M3 14 15 VIN 3 PMOS L=2.4u W=4.8u AD=31.68p PD=22.8u AS=30.24p PS=22.2u $ (-48 234 -44 242)
M4 VIN 1 13 3 PMOS L=2.4u W=6u AD=52.2p PD=29.4u AS=59.4p PS=31.8u $ (30.5 232.5 34.5 242.5)
M5 15 15 VIN 3 PMOS L=2.4u W=4.8u AD=21.6p PD=18.6u AS=21.6p PS=18.6u $ (-86.5 233.5 -82.5 241.5)
C2 AMPOUT 22 C=133.2f $ (521 204.5 621 304.5)
C3 AMPOUT GND C=20p $ (442 212 463 232.5)
M6 1 1 VIN 3 PMOS L=2.4u W=15.6u AD=238.68p PD=61.8u AS=257.4p PS=64.2u $ (126.5 221.5 130.5 247.5)
M7 LOUT 4 4 11 PMOS L=2.4u W=4.8u AD=33.12p PD=23.4u AS=34.56p PS=24u $ (-20 31.5 -16 39.5)
M8 5 4 LOUT 11 PMOS L=3.6u W=3.6u AD=14.04p PD=15u AS=15.12p PS=15.6u $ (-71.5 33 -65.5 39)
R1 8 5 R=900 $ (-57 -3.5 -41 4.5)
R2 5 10 R=900 $ (-108.5 -3.5 -92.5 4.5)
C4 LOUT 22 C=133.2f $ (-366.5 -26.5 -266.5 73.5)
M9 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=280.8p PS=67.2u $ (427 -98.5 430 -68.5)
M10 12 REF 1 22 NMOS L=1.8u W=18u AD=145.8p PD=34.2u AS=221.4p PS=60.6u $ (397 -98.5 400 -68.5)
M11 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432p PS=84u $ (166.5 -103.5 170.5 -63.5)
M12 19 9 8 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p PS=35.1u
$ (142.5 -103.5 146.5 -63.5)
M13 8 9 19 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (120 -103.5 124 -63.5)
M14 19 9 8 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396p PS=81u $ (95.5 -103.5 99.5 -63.5)
M15 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=432p PS=84u $ (-40.5 -104.5 -36.5 -64.5)
M16 20 FB 10 11 PMOS L=2.4u W=24u AD=144p PD=36u AS=133.2p PS=35.1u $ (-64.5 -104.5 -60.5 -64.5)
M17 10 FB 20 11 PMOS L=2.4u W=24u AD=133.2p PD=35.1u AS=147.6p PS=36.3u $ (-87 -104.5 -83 -64.5)
M18 20 FB 10 11 PMOS L=2.4u W=24u AD=147.6p PD=36.3u AS=396p PS=81u $ (-111.5 -104.5 -107.5 -64.5)
C5 REF 22 C=133.2f $ (557 -224.5 657 -124.5)
R3 GND 12 R=9k $ (396 -263 443 -215)
C6 FB 22 C=133.2f $ (-368 -180 -268 -80)
M19 GND 20 AMPOUT 22 NMOS L=1.2u W=3.48u AD=18.792p PD=17.76u AS=21.924p PS=19.56u $ (335.5 -296.4 337.5 -290.6)
M20 GND GND 20 22 NMOS L=1.2u W=7.2u AD=54p PD=29.4u AS=47.52p PS=27.6u $ (288 -299.5 290 -287.5)
M21 GND 13 13 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (210.5 -302.5 213.5 -288.5)
M22 GND 13 18 22 NMOS L=1.8u W=8.4u AD=83.16p PD=36.6u AS=85.68p PS=37.2u $ (137.5 -302.5 140.5 -288.5)
M23 GND 19 14 22 NMOS L=1.2u W=10.8u AD=119.88p PD=43.8u AS=126.36p PS=45u $ (58.5 -302 60.5 -284)
M24 GND 19 19 22 NMOS L=1.2u W=7.2u AD=62.64p PD=31.8u AS=60.48p PS=31.2u $ (-7.5 -296.5 -5.5 -284.5)
M25 GND 20 20 22 NMOS L=1.2u W=7.2u AD=58.32p PD=30.6u AS=60.48p PS=31.2u $ (-83.5 -297 -81.5 -285)
M26 GND 20 15 22 NMOS L=1.2u W=10.8u AD=129.6p PD=45.6u AS=126.36p PS=45u $ (-151 -298.5 -149 -280.5)
C7 GND 22 C=133.2f $ (45.5 -474 145.5 -374)
VIN VIN GND 3
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VREF REF GND 1.222
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