用CPLD制作的电子闹钟

电子闹钟设计
----可编程ASIC设计作业选题
电工九班殷平51050918
根据要求：请设计具有“对表”功能的、能够显示“时”“分（LED)，能够设置闹钟时间并于到达时刻准时闹铃10秒的全功能电子闹钟。

时基由有源晶振产生，频率为1MHZ，外部输入本设计。

设计过程如下：
一、单元模块设计如下：
（1）可用于分、秒的模60计数器模块
TITLE"C60A";
SUBDESIGN c60a
(
clr,clk,en :INPUT;
en1,q[6..0],c :OUTPUT;
)
V ARIABLE
c1 :DFF;
flip[6..0]:DFF;
start[1..0]:DFF;
reset:NODE;
mlip[6..0]:NODE;
nlip[6..0]:NODE;
BEGIN
DEFAULTS
en1=GND;
END DEFAULTS;
mlip[]=flip[]&b"0001111";
nlip[]=flip[]&b"1110000";
start[].clk=clk;
start0.d=clr;
start1.d=start0.q;
reset=start0.q&!start1.q;
flip[].clrn=!reset;
c1.clrn=!reset;
c1.clk=clk;
flip[].clk=clk;
q[]=flip[];
c=c1.q;
IF !reset THEN
flip[].d=0;
END IF;
IF !en THEN
flip[].d=GND;
ELSEIF flip[]==H"59" THEN flip[].d=GND;c1.d=VCC; ELSEIF mlip[]==9 THEN
flip[].d=flip[].q+7;
ELSE
flip[].d=flip[].q+1;
c1.d=GND;
END IF;
IF nlip[]==b"1010000"THEN
en1=VCC;
END IF;
END;
（2）可用于计时的模24计数器TITLE "C24"; SUBDESIGN c24
(
clr,clk,en :INPUT;
q[5..0],c :OUTPUT;
)
V ARIABLE
flip[5..0] :DFF;
start[1..0] :DFF;
reset :NODE;
mlip[5..0] :NODE;
BEGIN
mlip[]=flip[]&b"001111";
start[].clk=clk;
start0.d=clr;
start1.d=start0.q;
reset=start0.q&!start1.q;
flip[].clrn=!reset;
flip[].clk=clk;
q[]=flip[];
IF !reset THEN
flip[].d=0;
END IF;
IF !en THEN
flip[].d=GND;
ELSEIF flip[]==H"23"THEN
flip[].d=GND;
ELSEIF mlip[]==9 THEN
flip[].d=flip[].q+7;
ELSE
flip[].d=flip[].q+1;
END IF;
IF flip[]==0 THEN
c=VCC;
ELSE
c=GND;
END IF;
END;
（3）用于校时的模块模1000计数器
title"c1000";
subdesign c1000
(
clk :input;
cao :output;
)
variable
flip[9..0] :dff;
begin
flip[].clk=clk;
if flip[]==h"3e7" then
flip[].d=gnd;
else
flip[].d=flip[].q+1;
end if;
if flip[]==0 then
cao=vcc;
else
cao=gnd;
end if;
end;
（4）整点报时模块
模2计数器
在MAX+plusⅡ的文本编辑器中输入如下语句并将文件保存为c2.
title"c2";
subdesign c2
(
clk :input;
cao :output;
)
variable
cao1 :dff;
begin
cao1.clk=clk;
cao=cao1.q;
cao1.d=!cao1.q;
end;
（5）显示模块
显示模块程序如下：
title"mulx";
subdesign mulx
(
clk :input;
h[5..0],m[6..0],s[6..0] :input;
a,b,c,d,e,f,g :output;
seg[6..1] :output;
)
variable
flip[2..0] :dff;
led[6..0] :node;
out[3..0] :node;
hh[3..0],hl[3..0] :node;
mh[3..0],ml[3..0] :node;
sh[3..0],sl[3..0] :node;
begin
a=led6;b=led5;c=led4;d=led3;e=led2;f=led1;g=led0; hh[3..2]=gnd;hh[1..0]=h[5..4];hl[]=h[3..0];
mh3=gnd;mh[2..0]=m[6..4];ml[]=m[3..0];
sh3=gnd;sh[2..0]=s[6..4];sl[]=s[3..0];
flip[].clk=clk;
if flip[]==5 then
flip[].d=gnd;
else
flip[].d=flip[].q+1;
end if;
case flip[] is
when h"0"=>
out[]=sh[];
seg[]=b"111110";
when h"1"=>
out[]=sl[];
seg[]=b"111101";
when h"2"=>
out[]=mh[];
seg[]=b"111011";
when h"3"=>
out[]=ml[];
seg[]=b"110111";
when h"4"=>
out[]=hh[];
seg[]=b"101111";
when h"5"=>
out[]=hl[];
seg[]=b"011111";
end case;
table
out[3..0] => led[6..0];
h"0" => b"1111110";
h"1" => b"0110000";
h"2" => b"1101101";
h"3" => b"1111001";
h"4" => b"0110011";
h"5" => b"1011011";
h"6" => b"1011111";
h"7" => b"1110000";
h"8" => b"1111111";
h"9" => b"1111011";
end table;
end;
三将模块组合成数字电路
数字闹钟的原理图如下图所示，其中COUNT为计时模块，CONTROL为校时模块，RING为整点报时模块，MULX为显示模块。

二、用编辑后截图如下：
按图形顺序依次为1.计时模块（COUNT）
2.整点报时模块（RING）
3.校时模块（COTROL）
4.电子闹钟的顶层原理图（CLOCK）
参考文献：<<ALTERA可编程逻辑器件>>于枫主编。