quartus__用原理图输入法设计八位全加器实验
实验1 原理图输入设计8位全加器
实验1 原理图输入设计8位全加器11电子2班 邓嘉明 学号：201124121228实验目的：熟悉利用Quartus Ⅱ的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA 软件进行电子线路设计的详细流程 实验工具：Quartus Ⅱ8.0 实验步骤：（1）工程设计步骤：（2）八位全加器设计步骤：实验内容：一、一位半加器（1）原理图设计：如图1-1图1-1一位半加器原理图（2）综合一位半加器综合报告：如图1-2图1-2 一位半加器综合报告图流动状态 软件版本 修复名称 顶层文件 器件系列所有逻辑资源所有寄存器 所有引脚 所有虚拟引脚 所有存储器 器件型号 时间模型（3）功能仿真半加器功能仿真波形图：如图1-3图1-3半加器波形仿真图半加器理论的结果：如表1-1结论：图所以波形图仿真时成功的。
（4）时序仿真半加器时序仿真波形图：如图1-4图1-4 半加器时序仿真波形图结论：时序仿真没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图1-5注：tsu（建立时间），th（保持时间），tco（时钟至输出延时），tpd（引脚至引脚延时）图1-5 半加器时序仿真延时情况（5）封装一位半加器的封装：如图1-6图1-6 一位半加器封装二、一位全加器（1）一位全加器原理图设计：如图2-1图2-1 一位全加器原理图（2）综合一位全加器综合报告：如图2-2图2-2 一位全加器综合报告（3）功能仿真一位全加器功能仿真波形图：如图2-3果，所以波形图仿真时成功的。
（4）时序仿真一位全加器时序仿真波形图：如图2-4图2-4 一位全加器时序仿真波形图结论:一位全加器时序仿真结果没有出现毛刺，只能说明这次试验比较幸运。
延时情况：如图2-5图2-5 一位全加器时序仿真延时情况（5）封装一位全加器封装：如图2-6图2-6 一位全加器封装三、八位全加器（1）原理图设计一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现。
计算机组成原理实验报告-八位补码加减法器的设计与实现
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
序号nsw-busnR0-BUSLDR0LDR1LDR2mnalu-busIN7~INBUS7~BUS0 ⑤实验体会与小结。
原理图输入设计8位全加器
原理图输入设计8位全加器一、实验目的掌握运用MAX+plusII原理图编辑器进行层次电路系统设计的方法。
进一步熟悉利用MAX+plusII进行电路系统设计的一般流程。
掌握8位全加器原理图输入设计的基本方法及过程。
二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相连接。
而一个1位全加器则可由实验一包装元件入库得到。
实验步骤1、为本项设计建立文件夹2、输入设计项目和存盘根据8位全加器原理图输入设计8位全加器。
并另存（Save As）在为本设计建立的文件夹中。
3、将设计项目设置成工程文件将8位全加器设置为工程文件。
4、选择目标器件并编译首先在Assign选项的下拉菜单中选择器件选择项Device，此窗口的Device Family是器件序列栏，应该首先在此拦中选定目标器件对应的序列名，为了选择EPF1K30TC144－3器件，应将此栏下方标有Show only Fastest Speed Grades的勾消去，以便显示出所有速度级别的器件。
完成器件选择后，按OK键。
最后启动编译器，首先选择左上角的MAX+plusII选项，在其下拉菜单中选择编译器项Compiler。
（此编译器的功能包括网表文件提取、设计文件排错、逻辑综合、逻辑分配、适配（结构综合）、时序仿真文件提取和编程下载文件装配等。
）点击Start，开始编译！如果发现有错，排除错误后再次编译。
5、时序仿真接下来应该测试设计项目的正确性，即逻辑仿真，具体步骤如下：（1）建立波形文件。
（2）输入信号节点。
（3）设置波形参量。
（4）设定仿真时间宽度。
（5）加上输入信号。
（6）波形文件存盘。
（7）运行仿真器。
选择MAX+plusII项及其中的仿真器Simulator选项，点击跳出的仿真器窗口中的Start键。
（注意，刚进入窗口时，应该将最下方的滑标拖向最左侧，以便可观察到初始波形）。
实验一 八位全加器的设计
电子科技大学电子工程学院标准实验报告（实验）课程名称EDA技术与应用**:**学号:*****************:**电子科技大学教务处制表实验一八位全加器的设计一、预习内容1.结合教材中的介绍熟悉QuartusⅡ软件的使用及设计流程；2.八位全加器设计原理。
二、实验目的1.掌握图形设计方法；2.熟悉QuartusⅡ软件的使用及设计流程；3.掌握全加器原理，能进行多位加法器的设计。
三、实验器材PC机一台、EDA教学实验系统一台、下载电缆一根（已接好）、导线若干四、实验要求1、用VHDL设计一个四位并行全加器；2、用图形方式构成一个八位全加器的顶层文件；3、完成八位全加器的时序仿真。
五、实验原理与内容1、原理：加法器是数字系统中的基本逻辑器件。
例如：为了节省资源，减法器和硬件乘法器都可由加法器来构成。
但宽位加法器的设计是很耗费资源的，因此在实际的设计和相关系统的开发中需要注意资源的利用率和进位速度等两方面的问题。
多位加法器的构成有两种方式：并行进位和串行进位方式。
并行进位加法器设有并行进位产生逻辑，运算速度快；串行进位方式是将全加器级联构成多位加法器。
通常，并行加法器比串行级联加法器占用更多的资源，并且随着位数的增加，相同位数的并行加法器比串行加法器的资源占用差距也会越来越大。
实验表明，4 位二进制并行加法器和串行级联加法器占用几乎相同的资源。
这样，多位数加法器由4 位二进制并行加法器级联构成是较好的折中选择。
因此本实验中的8 位加法器采用两个4位二进制并行加法器级联而成。
2、实现框图：1）四位加法器四位加法器可以采用四个一位全加器级连成串行进位加法器，实现框图如下图所示，其中CSA为一位全加器。
显然，对于这种方式，因高位运算必须要等低位进位来到后才能进行，因此它的延迟非常可观，高速运算肯定无法胜任。
通过对串行进位加法器研究可得：运算的延迟是由于进位的延迟。
因此，减小进位的延迟对提高运算速度非常有效。
EDA综合实验——八位全加器
一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
3、设计代码（或原理图）、仿真波形及分析
在Quartus II集成环境下，选择“Bock Diagram/Schematic File”，进入Quartus II图形编辑方式。双击编辑窗口，在元件选择窗口的符号库“Library”栏中，选择”Primitives”文件夹中的”Logic”后，调出元件。根据8位加法器设计的原理图，将2个4位加法器74283及输入、输出元件符号调入，完成电路内部的连接及输入、输出元件的连接，并将相应的输入、输出元件符号名分别更改为A[7..0]、B[7..0]、SUM[7...0]和OUT2。再将当前设计设定为工程，目标芯片类型为ACEX1K；型号为EP1K30TC144-3。编译设计文件，选择“Start Compilation”对文件进行编译。然后进行逻辑仿真设计，先建立波形文件，然后输入信号节点，设置波形参量，编辑输入信号，保存文件。
时序仿真图
功能仿真图
由图片可以看出，当8位全加器的输入端口A输入为60时，B端口输入为160时，输出SUM为220，进位OUT2为0；当输入端口A输入为60时，B输入为200时，SUM为4，进位OUT2为1.当8位全加器的输入端口A输入为80时，B端口输入为200时，输出SUM为24，进位OUT2为1；当输入端口A输入为80时，B输入为160时，SUM为240，进位OUT2为0.证明设计是正确的。
学生实验报告
系别
电子信息学院
课程名称
《EDA综合实验》
班级
实验名称
8位全加器的设计
姓名
实验时王红航
EDA技术与应用实验报告8位加法器的设计
EDA技术与应用实验报告实验、8位加法器的设计1、实验目的1、学习Quartus II/ISE Suite/ispLEVER软件的基本使用方法。
2、学习GW48-CK或其他EDA实验开发系统的基本使用方法。
3、了解VHDL程序的基本结构。
2、实验内容设计并调试好一个由两个4位二进制并行加法器级联而成的8位二进制并行加法器，并用GW48-CK或其他EDA实验开发系统进行硬件验证。
3、实验要求1、画出系统的原理框图，说明系统中各主要组成部分的功能。
2、编写各个VHDL源程序。
3、根据系统的功能，选好测试用例，画出测试输入信号波形或编好测试程序。
4、记录系统仿真、逻辑综合及硬件验证结果。
5、记录实验过程中出现的问题及解决办法。
4位加法器原理图8位加法器电路原理图ADDER8B动态显示电路原理图注：本设计中的8位二进制并行加法器是由两个4位二进制加法器级联而成的4、VHDL源程序1）4位二进制并行加法器的源程序ADDER4B.VHD--ADDER4B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADDER4B;ARCHITECTURE ART OF ADDER4B ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5, B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<=‘0’& A4;B5<=‘0’& B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART；2）8位二进制加法器的源程序ADDER8B.VHD--ADDER8B.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(C8:IN STD_LOGIC;A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);S8:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);CO8:OUT STD_LOGIC);END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B ISCOMPONENT ADDER4B ISPORT(C4:IN STD_LOGIC;A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4:OUT STD_LOGIC);END COMPONENT ADDER4B;SIGNAL SC:STD_LOGIC;BEGINU1:ADDER4BPORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0), S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4BPORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4), S4=>S8(7 DOWNTO 4),CO4=>CO8);END ARCHITECTURE ART;3）CTRLS显示控制程序--CTRLS.VHDLIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY CTRLS ISPORT(CLK:IN STD_LOGIC;SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END ENTITY CTRLS;ARCHITECTURE ART OF CTRLS ISSIGNAL CNT:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINPROCESS(CLK) ISBEGINIF CLK'EVENT AND CLK='1' THENIF CNT="111" THENCNT<="000";ELSECNT<=CNT+'1';END IF;END IF;END PROCESS;SEL<=CNT;END ARCHITECTURE ART;动LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY DISPLAY ISPORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);S8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);COM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END ENTITY DISPLAY;ARCHITECTURE ART OF DISPLAY ISSIGNAL vaul:INTEGER RANGE 0 TO 256;SIGNAL ge,shi,bai:INTEGER RANGE 0 TO 9;SIGNAL DATA:INTEGER RANGE 0 TO 9 ;BEGINvaul<=CONV_INTEGER(S8);P0:PROCESS(vaul) ISVARIABLE A,B,C:INTEGER RANGE 0 TO 9 ;BEGINA:= vaul REM 10 ; B:=(vaul-A) REM 100 ; C:=vaul MOD 100 ; ge<=A;shi<=B;bai<=C;END PROCESS P0;P1:PROCESS(SEL) ISBEGINCASE SEL ISWHEN"000"=>COM<="11111110";WHEN"001"=>COM<="11111101";WHEN"010"=>COM<="11111011";WHEN"011"=>COM<="11110111";WHEN OTHERS=>COM<="11111111";END CASE;END PROCESS P1;P2:PROCESS(SEL) ISBEGINCASE SEL ISWHEN"000"=>DATA<=ge;WHEN"001"=>DATA<=shi;WHEN"010"=>DATA<=bai;WHEN OTHERS=>DATA<=0;END CASE;CASE DATA ISWHEN 0=>SEG<="00111111"; --3FHWHEN 1=>SEG<="00000110"; --06HWHEN 2=>SEG<="01011011"; --5BHWHEN 3=>SEG<="01001111"; --4FHWHEN 4=>SEG<="01100110"; --66HWHEN 5=>SEG<="01101101"; --6DHWHEN 6=>SEG<="01111101"; --7DHWHEN 7=>SEG<="00000111"; --07HWHEN 8=>SEG<="01111111"; --7FHWHEN 9=>SEG<="01101111"; --6FHWHEN OTHERS=>SEG<="00000000";END CASE;END PROCESS P2;4）态DISPLAY5）动态显示仿真程序--LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER8B ISPORT(CLK:IN STD_LOGIC;C8:IN STD_LOGIC;A8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);CO8:OUT STD_LOGIC;COM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0) );END ENTITY ADDER8B;ARCHITECTURE ART OF ADDER8B ISCOMPONENT ADDER4B ISPORT(C4:IN STD_LOGIC;A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4:OUT STD_LOGIC);END COMPONENT ADDER4B;COMPONENT CTRLS ISPORT(CLK:IN STD_LOGIC;SEL:OUT STD_LOGIC_VECTOR(2 DOWNTO 0));END COMPONENT CTRLS;COMPONENT DISPLAY ISPORT(SEL:IN STD_LOGIC_VECTOR(2 DOWNTO 0);S8:IN STD_LOGIC_VECTOR(7 DOWNTO 0);COM:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);SEG:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));END COMPONENT DISPLA Y;SIGNAL SC:STD_LOGIC;SIGNAL S8:STD_LOGIC_VECTOR(7 DOWNTO 0);SIGNAL SEL:STD_LOGIC_VECTOR(2 DOWNTO 0);BEGINU1:ADDER4BPORT MAP(C4=>C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO 0),S4=>S8(3 DOWNTO 0),CO4=>SC);U2:ADDER4BPORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8(7 DOWNTO 4),CO4=>CO8);U3:CTRLSPORT MAP(CLK,SEL(2 DOWNTO 0));U5:DISPLAYPORT MAP(SEL(2 DOWNTO 0),S8(7 DOWNTO 0),COM(7 DOWNTO 0),SEG(7 DOWNTO 0));END ARCHITECTURE ART;5、仿真结果验证在程序调试和仿真时，我们要使用自底向上的方法进行，也就是对于含有多个模块的设计，我们要先从底层模块进行调试和仿真，再进行更高层次模块的调试和仿真，最后进行顶层模块的调试与仿真。
实验二 用原理图输入法设计8 位全加器
实验二用原理图输入法设计8 位全加器一、实验目的熟悉利用Quartus?的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二、实验原理一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。
而一个1位全加器可以按照6.1节介绍的方法来完成。
三、实验内容1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
2、建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真和硬件测试。
(5)通过之后，将该全加器封装入库待设计8位全加器的时候调用。
四、实验步骤1、设计半加器:(1)打开QUARTUS?，选file->new,在弹出的new对话框中选择Device DesignFiles页的原理图文件编辑输入项Block diagram\Schematic File,按OK后将打开原理图输入窗。
(2)原理图输入结果如下图所示:(3)保存此原理图文件，命名为h_adder.bdf，并为此文件建立工程。
(4)编译此原理图文件得到如下结果:(5)对半加器进行仿真得到结果:(6)通过之后，将该半加器封装入库待设计全加器的时候调用。
2、设计全加器(1)重复1 中的步骤(1)和(2)，设计如下所示的全加器原理图:(2)保存此原理图文件，命名为f_adder.bdf，新建工程名f_adder.qpf，将此文件设置为工程顶层文件。
(3)编译此原理图文件得到如下结果:(4)对全加器进行仿真得到结果:(5)通过之后，将该全加器封装入库待设计8位全加器的时候调用。
(6)对全加器进行硬件测试，其相应引脚设置为:键1、键2、键3(PIO 0/1/2) 分别接ain、bin、cin;发光管D2、D1(PIO9/8)分别接sum和cout。
8位全加器设计
基于原理图的8位全加器设计实验目的：熟悉利用Quartus II的原理图输入方法设计简单的组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
实验原理：一个8位全加器可以由8个1位全加器串行构成，即将低位加法器的进位输出cout与相临的高位加法器的最低位输入信号cin相接。
试验任务：1.完成半加器和全加器的设计。
2.建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，完成编译、综合、适配、仿真和硬件测试。
实验步骤：一、1位全加器设计1.建立工程文件夹adder,路径d:\adder。
2.输入设计项目和存盘原理图编辑输入流程如下：（1）打开Quartus II，选择file—>new命令，在弹出的窗口中选择block diagram/schematic file 选项，单击ok按钮后将打开原理图编辑窗口。
（2）在编辑窗口中的任何一个位置上右击，将弹出快捷菜单，选择inset—>symbol命令，将弹出元件输入对话框。
（3）单击“…”按钮，找到基本元件库路径d:/altera/90/quartus/libraries/primitives/logic项（假设软件安装在D盘），选中需要的元件，单击“打开”按钮，此元件即显示在窗口中，然后单击symbol窗口中的ok按钮，即可将元件调入原理图编辑窗口中。
也可以在name栏输入需要的元件名。
调入好元件和引脚后，连接好电路，再输入各引脚名。
（4）选择file—>save as命令，选择刚才为自己的工程建立的目录d:\adder，将已设计好的原理图取名为h_adder.bdf，并存盘此文件夹内。
3.将设计好的项目设置成可调用的元件为了构成全加器的顶层设计，必须将以上设计的半加器h_adder.bdf设置成可调用的元件。
在打开半加器原理图文件的情况下，选择file—>create/update—>create symbol file for current file命令，即可将当前文件h_adder.bdf变成一个元件符号存盘，以待高层次设计中调用。
计算机组成原理实验报告_八位补码加减法器的设计与实现
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
⑤实验体会与小结。
四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：表1-一位全加器（FA）电路的输入输出信号说明然后以此基础上实现八位补码加/减法器的设计，考虑到实现所需既可以实现加法又可以实现减法，所以使用了一个M输入来进行方式控制加减。
8位加法器设计程序过程资料
实验8位加法器设计一、实验目的熟悉利用QuartusⅡ的图形编辑输入法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计，进一步熟悉利用EDA软件进行数字系统设计的流程。
二、实验仪器与器材计算机1台，GW48-PK2S实验箱1台，QuartusⅡ6.0 1套。
三、实验内容1. 基本命题利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成8位加法器。
2. 扩展命题利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成8位加法器。
通过时序仿真，比较两种加法器的性能。
四、实验设计思路按照如图2-1，2-2，2-3设计半加器、全加器、串行级联加法器①设计半加器图2-1半加器设计图②设计全加器图2-2全加加器设计图③设计串行级联8位加法器图2-3串行级联8位加法器设计图④仿真波形图对以上的串行级联加法器进行仿真。
设置时钟频率为/1/10ns。
每20ns对a,b输入口进行+2操作。
所得结果见图2-8。
由图可知延时大约为14ns。
图2-4串行级联加法器仿真波形图对以上的串行级联加法器进行仿真。
设置时钟频率为/2.0us。
每10us对a,b输入口进行+2操作。
所得结果见图2-4。
由图可知延时大约为10us。
五、实验要求将实验原理、设计过程、编译仿真波形和分析结果、硬件测试实验结果写进实验报告。
六、实验思考题（1）与单一设计文件比较，实现层次化设计应注意哪些问题？答：实现层次化设计需要注意的是：假设B设计中引用A设计，那么需要将A 设计的工程文件放在B设计的工程文件中，另外，B设计的工程必须要以B的实体名称对应，不然仿真的时候会出错。
（2）比较图形编辑和文本编辑两种8位二进制加法器的性能，分析它们的主要异同点。
以下是文本编辑的参考程序。
1） 4位二进制数加法器ADDER4B的VHDL描述LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADDER4B ISPORT ( CIN4 : IN STD_LOGIC;A4 : IN STD_LOGIC_VECTOR(3DOWNTO0);B4 : IN STD_LOGIC_VECTOR(3DOWNTO0); S4 : OUT STD_LOGIC_VECTOR(3DOWNTO0); COUT4 : OUT STD_LOGIC);END ADDER4B;ARCHITECTURE behav OF ADDER4B ISSIGNAL SINT : STD_LOGIC_VECTOR(4DOWNTO0);SIGNAL AA,BB : STD_LOGIC_VECTOR(4DOWNTO0); BEGINAA<='0'&A4;BB<='0'&B4;SINT <= AA + BB + CIN4;S4 <= SINT(3DOWNTO0);COUT4 <= SINT(4);END behav;图2-9ADDER4B仿真波形图对以上的ADDER8B进行仿真。
计算机组成原理实验报告-八位补码加减法器的设计与实现
计算机科学与技术学院计算机组成原理实验报告书实验名称八位补码加/减法器的设计与实现班级学号姓名指导教师日期成绩实验1八位补码加/减法器的设计与实现一、实验目的1.掌握算术逻辑运算单元（ALU）的工作原理。
2.熟悉简单运算器的数据传送通路。
3.掌握8位补码加/减法运算器的设计方法。
4.掌握运算器电路的仿真测试方法二、实验任务1．设计一个8位补码加/减法运算器（1）参考图1，在QUARTUS II里输入原理图，设计一个8位补码加/减法运算器。
（2）创建波形文件，对该8位补码加/减法运算器进行功能仿真测试。
（3）测试通过后，封装成一个芯片。
2．设计8位运算器通路电路参考下图，利用实验任务1设计的8位补码加/减法运算器芯片建立运算器通路。
3．利用仿真波形，测试数据通路的正确性。
设定各控制信号的状态，完成下列操作，要求记录各控制信号的值及时序关系。
（1）在输入数据IN7~IN0上输入数据后，开启输入缓冲三态门，检查总线BUS7~BUS0上的值与IN0~IN7端输入的数据是否一致。
（2）给DR1存入55H，检查数据是否存入，请说明检查方法。
（3）给DR2存入AAH，检查数据是否存入，请说明检查方法。
（4）完成加法运算，求55H+AAH，检查运算结果是否正确，请说明检查方法。
（5）完成减法运算，分别求55H-AAH和AAH-55H，检查运算结果是否正确，请说明检查方法。
（6）求12H+34H-56H，将结果存入寄存器R0，检查运算结果是否正确，同时检查数据是否存入，请说明检查方法。
三、实验要求（1）做好实验预习，掌握运算器的数据传送通路和ALU的功能特性。
（2）实验完毕，写出实验报告，内容如下：①实验目的。
②实验电路图。
③按实验任务3的要求，填写下表，以记录各控制信号的值及时序关系。
表中的序号表示各控制信号之间的时序关系。
要求一个控制任务填一张表，并可用文字对有关内容进行说明。
⑤实验体会与小结。
四、实验预习内容1.实验电路设计原理及思路说明本实验利用基本逻辑门电路设计一位全加器（FA），如表1：表1-一位全加器（FA）电路的输入输出信号说明法又可以实现减法，所以使用了一个M输入来进行方式控制加减。
最新quartus__用原理图输入法设计八位全加器实验
q u a r t u s__用原理图输入法设计八位全加
器实验
实验一用原理图输入法设计八位全加器
一实验目的
熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验原理
一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出 cout 与相邻的高位加法器的最低进位输入信号 cin 相接。
而1位全加器可以按照5.4节介绍的方法来完成。
三实验内容
1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
半加器原理图如下所示：
半加器仿真波形图如下图所示：
一位全加器原理图如下所示：
一位全加器仿真波形如下图所示：
2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入8位加数：键4、键3输入8位被加数：数码6和数码5显示加和：D8显示进位cout。
八位全加器原理图如下所示：
八位全加器波形图如下所示：
四实验总结
通过本次实验，我掌握了Quartus II 的原理图输入方法设计简单组合电路和层次化设计的方法和详细流程。
Quartus_II设计八位加法器
Q u a r t u s_I I设计八位加法器(总19页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--摘要关键词： 8位加法器；EDA（电子设计自动化）；QuartusⅡ（可编程逻辑软件）目录第1章概述..................................................................................................... 错误!未定义书签。
EDA的概念 ...................................................................................................... 错误!未定义书签。
硬件描述语言概述........................................................................................ 错误!未定义书签。
第2章QUARTUS II ...................................................................................... 错误!未定义书签。
QUARTUSII概述............................................................................................. 错误!未定义书签。
QUARTUSII建立工程项目......................................................................... 错误!未定义书签。
QUARTUSII建立原理图输入文件 .......................................................... 错误!未定义书签。
《QUARTUSII实验》
设置仿真 结束时间
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在空白处双击 鼠标左键
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选 择”NODE FINDER”
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选择需要 的信号
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点击”LIST”
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接下来分别对各输入端口进行设置，完成之 后，单击保存文件按钮进行保存。
：在波形文件中添加注释； ：修改信号的波形值，把选定区域的波形更改成
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管脚锁定： Assignment→Pin Planner
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管脚锁定方法：选中node name栏下的Cin，拖到芯片管脚处
项目实体定义的IO端口与芯片管脚的对应关系：
1. 取决于所选的实验模式
2. 实验连接关系
详见编辑：ppt实验箱使用手册
上图为实验2的芯片管脚分配
重新编译项目 （因为管脚已分配）
(2) 实验原理：一个8位全加器可以由8个一位 全加器构成，加法器间的进位可以串行方式实 现，即将低位加法器的进位输出 cout 与相邻 的高位加法器的最低进位输入信号 cin 相接。
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(3)实验内容 1. 完成半加器和全加器的设计 . 2. 建立一个更高层次的原理图设计，利用以上 获得的1位全加器构成8位全加器.
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用JTAG方式对CPLD编程时，需将开发板上的W1、W2开关分别拨至M1和N0处。
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2. 用原理图输入法设计八位全加器
(1) 实验目的：熟悉利用Quartus II 的原理图 输入方法设计简单组合电路，掌握层次化设计 的方法，并通过一个8位全加器的设计把握利 用EDA软件进行原理图输入方式的电子线路设 计的详细流程。
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设置完成后需要生成功能 仿真网络表。单击“processing” 菜单下的“generate functional simulation netlist ”命令后自动 创建功能仿真网络表，如下图 所示，完成后弹出相应的提示 框，单击“确定”按钮即可。
实验二 全加器的设计
实验二全加器的设计
预习要求：要求同学们在实验前务必完成一位全加器、八位全加器项目设计、仿真、引脚锁定。
最后将自己预习做的工程项目文件夹压缩后，以“学号_姓名_实验二”命名后，于实验前交各实验小组组长，由小组组长收齐后交实验指导教师。
否则不允许参加实验。
一、实验目的
1、熟悉利用QuartusⅡ的原理图输入方法设计简单组合电路
2、掌握层次化设计的方法
3、利用层次化的设计方法，设计一个8位全加器
4、熟悉利用CPLD/FPGA实验开发平台进行系统设计验证。
二、实验原理
一个8位全加器可以由8个1位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相临的高位加法器的最低进位输入信号cin相接。
三、实验内容
1、完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设置成一个硬件符号入库。
KEY1、KEY
2、KEY3分别接ain、bin、cin；发光管LED2、LED1分别接sum和cout。
2、实验内容
建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真。
3、思考
设计一电路，在FPGA开发平台上验证8位全加器。
提示：设计电路如下图所示，其中位扫描应用减计数器。
四、实验报告
详细叙述8位加法器的设计流程；给出各层次的原理图及其对应的仿真波形图；给出加法器的时序分析情况；最后给出硬件测试流程和结果。
8位全加器的设计
二、实验原理：一个8位全加器可以由2个4位全加器构成，加法器间的进位可以用串行方式实现，即将低位加法器的进位输出与相临的高位加法器的低进位输入信号相接。
4位全加器采用VHDL语言输入方式进行设计，将设计的4位全加器变成一个元件符号，在8位全加器的设计中进行调用。
三、实验内容和步骤：1. 采用VHDL语言输入方式设计4位全加器（1）打开QuartusII，执行File|New，在New窗口中的Device Design Files 中选择VHDL Files，然后在VHDL文本编译窗中输入程序。
执行File|Save As，找到已设立的文件夹，存盘文件名应该与实体名一致。
（2）将设计项目设置成可调用的元件选择File→create/update→create symbol Files for current file命令，将转换好的元件存在当前工程的路径文件夹中。
2.采用原理图输入方式设计8位全加器（1）打开QuartusII，执行File|New，选择block diagram/schematic file，在原理图编辑窗口中连接好8位全加器电路图（注意元件的调用），存盘。
（2）创建工程：执行File|New Project Wizard，选择目标芯片。
（3）编译：执行Processing|Start Compilation命令，进行编译。
（4）引脚锁定：在菜单Assignments中选Assignments Editor按钮，先单击右上方的Pin，再双击下方最左栏的“New”选项，弹出信号名栏，锁定所有引脚，进行编译，存盘。
选择编程模式1，键2、键1输入8位加数，键4、键3输入8位被加数，键8输入进位cin，数码管6/5显示和，D8显示进位cout。
5. 编程下载及验证：执行Tool|Programmer命令，选择program/config；执行start，进行验证，记录结果。
4位全加器的参考源程序：LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY adder4b ISPORT(cin:IN STD_LOGIC;a,b:IN STD_LOGIC_VECTOR(3 DOWNTO 0);s:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);cout:OUT STD_LOGIC);END ENTITY adder4b;ARCHITECTURE art OF adder4b ISSIGNAL sint,aa,bb:STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINaa<='0'&a;bb<='0'&b;sint<=aa+bb+cin;s<=sint(3 downto 0);cout<=sint(4);END art;触发器功能的模拟实现三、实验内容：基本RS触发器、同步RS触发器、集成JK触发器和D触发器同时集成在一个芯片上，实现的原理图如下：输入信号Sd、Rd对应的管脚接按键开关，CLK1、CLK2接时钟源（频率<5Hz）；J，K，D，R，S对应的管脚分别接拨码开关；输出信号QRS，NQRS，QRSC，NQRSC，QJK，NQJK，QD，NQD对应管脚分别接LED灯。
8位全加器设计
实验报告
系别电子信息工程系课程名称《EDA技术及其应用》实验
班级1班实验名称8位全加器设计
姓名×××实验时间××××年××月××日
学号××××××××指导教师×××
报告内容
一、实验目的和任务
学习使用QuartusⅡ9.0软件，熟悉EDA设计流程。
学习用图形输入法设计八位全加器，并对其进行分析和测试。
二、实验原理介绍
学习用四位全加器设计八位全加器，第1片74283（四位全加器）的进位输出信号应该和第2片74283的进位输入信号相连。
三、设计代码、仿真波形及分析
任务1：学习使用QuartusⅡ软件，熟悉EDA设计流程（主要为软件设计部分）。
步骤：
编辑输入图形、编译设计文件、仿真设计文件
仿真波形如下图所示：
任务2：硬件验证8位全加器的功能。
步骤：
引脚锁定、编译、下载、硬件测试
可选实验电路模式1；
键2、键1和键3、4分别负责输入两个加数A和B；且能在数码管1、2和3、4上显示；两个加数的和在数码管5、6显示；发光管D1显示进位输出。
编译下载后进行硬件测试；
实验室演示
四、实验结论与心得。
8位加法器的设计(推荐文档)
实验二 8位加法器设计一、实验目的熟悉利用Quartus Ⅱ的图形编辑输入法设计简单组合电路，掌握层次化设计方法，并通过8位全加器的设计，进一步熟悉利用EDA 软件进行数字系统设计的流程。
二、实验仪器与器材计算机1台，GW48-PK2S 实验箱1台，Quartus Ⅱ6.0 1套。
三、实验内容1. 基本命题利用图形输入法设计一个一位半加器和全加器，再利用级联方法构成8位加法器。
2. 扩展命题利用文本输入法设计4位并行进位加法器，再利用层次设计方法构成8位加法器。
通过时序仿真，比较两种加法器的性能。
四、设计思路加法器是数字系统中的基本逻辑器件。
例如，为了节省逻辑资源，减法器和硬件乘法器都可由加法器来构成。
多位加法器的设计十分耗费硬件资源，因此在实际的设计和相关系统的开发中，需要注意资源的利用率和进位速度两方面的问题。
对此，首先应选择较适合组合逻辑设计的器件作为最终的目标器件，如CPLD ；其次在加法器的逻辑结构设计上，在芯片资源的利用率和加法器的速度两方面权衡得失，探寻最佳选择，即选择最佳的并行进位最小的加法单元的宽度。
显然这种选择与目标器件的时延特性有直接关系。
多位加法器的构成有两种方式：即并行进位和串行进位方式。
串行进位方式的加法器是将全加器级联构成的，它有电路简单，但进位速度较慢的特点。
并行进位加法器设有产生并行进位的逻辑电路，加法器的进位仅与输入状态有关，与各级加法器的进位无关，即第 i 位加法器的进位直接由该位的各输入状态决定，其关系式为：i i i i i i C Y X Y X C ⋅⊕+=+1 （i = 0,1,2,3…）当i = 3时，代入上述表达式可得：00112233001122331122332233334C Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X Y X C ⋅⊕⋅⊕⋅⊕⋅⊕+⋅⊕⋅⊕⋅⊕+⋅⊕⋅⊕+⋅⊕+= 4位加法器的各位和数表达式如下：0000010000111112111122222322223333343333C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S C Y X Y X C C Y X S ⋅⊕+=⊕⊕=⋅⊕+=⊕⊕=⋅⊕+=⊕⊕=⋅⊕+=⊕⊕=用门电路实现的4位并行加法器电路如图2-1所示。
八位加法器设计实验报告
实验四：8位加法器设计实验1.实验目的：熟悉利用quartus原理图输入方法设计简单组合电路，掌握层次化设计方法。
2.实验原理：一个八位加法器可以由八个全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout与相邻的高位加法器的最低进位输入信号cin相接。
3.实验任务：完成半加器，全加器，八位加法器设计，使用例化语句，并将其设计成一个原件符号入库，做好程序设计，编译，程序仿真。
1）编译成功的半加器程序：module h_adder(a,b,so,co);input a,b;output so,co;assign so=a^b;assign co=a&b;endmodule2）编译成功的全加器程序：module f_adder(ain,bin,cin,cout,sum);output cout,sum;input ain,bin,cin;wire net1,net2,net3;h_adder u1(ain,bin,net1,net2);h_adder u2(.a(net1),.so(sum),.b(cin),.co(net3));or u3(cout,net2,net3);endmodule3）编译成功的八位加法器程序：module f_adder8(ain,bin,cin,cout,sum);output [7:0]sum; output cout;input [7:0]ain,bin;input cin;wire cout0, cout1, cout2 ,cout3, cout4,cout5,cout6; f_adderu0(.ain(ain[0]),.bin(bin[0]),.cin(cin),.sum(sum[0]) ,.cout(cout0));f_adderu1(.ain(ain[1]),.bin(bin[1]),.cin(cout0),.sum(sum[1 ]),.cout(cout1));f_adderu2(.ain(ain[2]),.bin(bin[2]),.cin(cout1),.sum(sum[2 ]),.cout(cout2));f_adderu3(.ain(ain[3]),.bin(bin[3]),.cin(cout2),.sum(sum[3 ]),.cout(cout3));f_adderu4(.ain(ain[4]),.bin(bin[4]),.cin(cout3),.sum(sum[4]),.cout(cout4));f_adderu5(.ain(ain[5]),.bin(bin[5]),.cin(cout4),.sum(sum[5 ]),.cout(cout5));f_adderu6(.ain(ain[6]),.bin(bin[6]),.cin(cout5),.sum(sum[6 ]),.cout(cout6));f_adderu7(.ain(ain[7]),.bin(bin[7]),.cin(cout6),.sum(sum[7 ]),.cout(cout));endmodule4）八位加法器仿真程序：module f_adder8_vlg_tst();// constants // general purpose registers//reg eachvec;// test vector input registersreg [7:0] ain;reg [7:0] bin;reg cin;// wires wire cout;wire [7:0] sum;// assign statements (if any) f_adder8 i1 (// port map - connection between master ports and signals/registers.ain(ain),.bin(bin),.cin(cin),.cout(cout),.sum(sum));initial begin ain=10;bin=11;cin=0;#100 ain=10;bin=10;cin=0;#100 ain=10;bin=10;cin=1;#100 ain=12;bin=18;cin=0;#100 ain=12;bin=18;cin=1;#100 $stop;endendmodule5）八位加法器仿真图：6）元件原理图及元件入库：半加器原理图：文件入库bsf：全加器原理图：全加器元件入库：八位全加器rtl图：八位全加器仿真图：精品文档。
实验二 8位加法器的设计
实验二八位加法器的设计一、实验目的1、掌握QUARTUSII设计工具进行电子设计的基本流程。
2、了解可编程器件设计的全过程。
二、实验内容设计并调试一个由两个4位二进制并行加法器级联而成的8位二进制加法器，并进行硬件验证。
三、实验条件QUARTUSII软件，GW48试验箱，计算机。
四、实验设计（1）系统的原理框图（2）VHDL源程序--四位加法器LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;use ieee.std_logic_arith.all;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADD4 ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END ENTITY ADD4;ARCHITECTURE ART OF ADD4 ISSIGNAL S5: STD_LOGIC_VECTOR(4 DOWNTO 0);SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);BEGINA5<='0'&A4;B5<='0'&B4;S5<=A5+B5+C4;S4<=S5(3 DOWNTO 0);CO4<=S5(4);END ARCHITECTURE ART;--顶层文件LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ADD8 ISPORT(C8: IN STD_LOGIC;A8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);B8: IN STD_LOGIC_VECTOR(7 DOWNTO 0);S8: OUT STD_LOGIC_VECTOR(7 DOWNTO 0);CO8: OUT STD_LOGIC);END ENTITY ADD8;ARCHITECTURE ART1 OF ADD8 ISCOMPONENT ADD4 ISPORT(C4: IN STD_LOGIC;A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0);S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);CO4: OUT STD_LOGIC);END COMPONENT;SIGNAL S1,S3,AH4,BH4,AL4,BL4 :STD_LOGIC_VECTOR(3 DOWNTO 0); SIGNAL S2:STD_LOGIC;BEGINAL4<=A8(3 DOWNTO 0);BL4<=B8(3 DOWNTO 0);AH4<=A8(7 DOWNTO 4);BH4<=B8(7 DOWNTO 4);U1:ADD4 PORT MAP(C8,AL4,BL4,S1,S2);U2:ADD4 PORT MAP(S2,AH4,BH4,S3,CO8);S8<=S3&S1;END ARCHITECTURE ART1;（3）管脚锁定实验设备：CW48系统；试验芯片：EP1C6/12Q240；试验模式：NO.1；五、实验结果及总结（1）系统仿真情况（2）硬件验证情况A8 19 19 CC CC B8 2C 2C F1 F1 C8 0 1 0 1S8 45 46 BD BECO8 0 0 1 1。
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实验一用原理图输入法设计八位全加器
一实验目的
熟悉利用Quartus II 的原理图输入方法设计简单组合电路，掌握层次化设计的方法，并通过一个8位全加器的设计把握利用EDA软件进行原理图输入方式的电子线路设计的详细流程。
二实验原理
一个8位全加器可以由8个一位全加器构成，加法器间的进位可以串行方式实现，即将低位加法器的进位输出cout 与相邻的高位加法器的最低进位输入信号cin 相接。
而1位全加器可以按照5.4节介绍的方法来完成。
三实验内容
1：完成半加器和全加器的设计，包括原理图输入、编译、综合、适配、仿真、实验板上的硬件测试，并将此全加器电路设计成一个硬件符号入库。
键1、键2、键3（PIO0/1/2）分别接ain、bin、cin；发光管D2、D1（PIO9/8）分别接sum和cout。
半加器原理图如下所示：
半加器仿真波形图如下图所示：
一位全加器原理图如下所示：
一位全加器仿真波形如下图所示：
2，建立一个更高层次的原理图设计，利用以上获得的1位全加器构成8位全加器，并完成编译、综合、适配、仿真、和硬件测试。
建议选择电路模式1（附图F-2）：键2、键1输入8位加数：键4、键3输入8位被加数：数码6和数码5显示加和：D8显示进位cout。
八位全加器原理图如下所示：
八位全加器波形图如下所示：
四实验总结
通过本次实验，我掌握了Quartus II 的原理图输入方法设计简单组合电路和层次化设计的方法和详细流程。