计算机组成原理第三章存储器与存储系统资料
数字逻辑与计算机组成原理：第三章 存储器系统(1)
A3 0
字线
地0 A2 0 址
译
A1
0码 器
A0 0
15
读 / 写选通
… …
…
0,0 … 0,7
16×8矩阵
15,0 … 15,7
0
…
7 位线
读/写控制电路
D0
… D7
(2) 重合法（双译码方式）
0 A4
0,00
…
0 A3
阵
A2
译
0码
31,0
…
A1
器 X 31
0 A0
… …
或低表示存储的是1或0。 T5和T6是两个门控管，读写操作时，两管需导通。
六管存储单元
保持
字驱动线处于低电位时，T5、T6 截止， 切断了两根位线与触发器之间的 联系。
六管存储单元
单译码方式
读出时: 字线接通 1)位线1和位线2上加高电平; 2)若存储元原存0，A点为低电
平，B点为高电平，位线2无电 流，读出0。
3)若存储元原存1，A点为高电 平，B点为低电平，位线2有电
流，读出1。
静态 RAM 基本电路的 读 操作（双译码方式）
位线A1
A T1 ~ T4 B
位线2
T5
行地址选择
T6
行选
T5、T6 开
列选
T7、T8 开
T7
T8
读选择有效
列地址选择 写放大器
写放大器
VA
T6
读放
读放
DOUT
T8 DOUT
DIN
1．主存与CPU的连接
是由总线支持的; 总线包括数据总线、地址总线和控制总线; CPU通过使用MAR（存储器地址寄存器）和MDR（存储
计算机组成原理教案(第三章)
3.主存物理地址的存储空间分布
以奔腾PC机主存为例，说明主存物理地址的存储空间概念
3.3.1只读存储器
1.ROM的分类
只读存储器简称ROM，它只能读出，不能写入。它的最 大优点是具有不易失性。
根据编程方式不同，ROM通常分为三类：
只读存 储器
定
义
优
点
缺
点
掩模式
数据在芯片制造过程中就 确定
可靠性和集成度高，价 不能重写 格便宜
存储 周期 存储 器带 宽
连续启动两次操作所需 间隔的最小时间
单位时间里存储器所存 取的信息量,
主存的速
度
数据传输速率 位/秒，字 技术指标 节/秒
3.2.1 SRAM存储器
1.基本存储元
六管SRAM存储元的电路图及读写操作图
2.SRAM存储器的组成
SRAM存储器的组成框图
存储器对外呈现三组信号线，即地址线、数据线、读/写控制线
主存地址空间分布如图所示。
3.3.2闪速存储器
1.什么是闪速存储器
闪速存储器是一种高密度、非易失性的读/写半导体存储器
2.闪速存储器的逻辑结构
28F256A的逻辑方框图
3.闪速存储器的工作原理
闪速存储器是在EPROM功能基础上增加了电路的电擦除和重新 编程能力。 28F256A引入一个指令寄存器来实现这种功能。其作用是： (1)保证TTL电平的控制信号输入； (2)在擦除和编程过程中稳定供电； (3)最大限度的与EPROM兼容。 当VPP引脚不加高电压时，它只是一个只读存储器。 当VPP引脚加上高电压时，除实现EPROM通常操作外，通过指 令寄存器，可以实现存储器内容的变更。 当VPP=VPPL时，指令寄存器的内容为读指令，使28F256A成 为只读存储器，称为写保护。
计算机组成原理期末重点章节知识点
计算机组成原理第一章计算机系统概论（清楚一个概念）计算机的性能指标：吞吐量：表征一台计算机在某个时间间隔内能够处理的信息量。
响应时间：表征从输入有效到系统产生响应之间的时间度量，用时间单位来度量。
利用率：在给定的时间间隔内系统被实际使用的时间所占的比率，用百分比表示。
处理机字长：指处理机运算器中一次能够完成二进制数运算的位数。
总线宽度：一般指CPU中运算器与存储器之间进行互连的内部总线二进制位数。
存储器容量：存储器中所有存储单元的总数目，通常KB,MB,GB,TB来表示。
存储器带宽：单位时间内存储器读出的二进制数信息量，一般用字节数/秒表示。
主频/时钟周期：CPU的工作节拍受主时钟控制，主时钟不断产生固定频率的时钟，主时钟的频率叫CPU的主频。
度量单位MHZ（兆赫兹）、GHZ（吉赫兹）主频的倒数称为CPU时钟周期（T),T=1/f，度量单位us，nsCPU执行时间：表示CPU执行一般程序所占的CPU时间，公式：CPU执行时间=CPU时钟周期数xCPU时钟周期CPI：表示每条指令周期数，即执行一条指令所需的平均时钟周期数。
公式：CPI=执行某段程序所需的CPU时钟周期数/程序包含的指令条数MIPS：表示平均每秒执行多少百万条定点指令数，公式：MIPS=指令数/（程序执行时间x10^6）第二章运算方法和运算器原码定义：（1）整数（范围（-（2^n-1）~ 2^n-1)（2）小数(范围-（2^-n-1 ~ 1-2^-n)反码定义：（3）整数（范围（-（2^n-1）~ 2^n-1)（4）小数(范围-（2^-n-1 ~ 1-2^-n)补码定义：（5）整数（范围（-（2^n ）~ 2^n-1)（6）小数(范围（-1 ~ 1-2^-n)移码表示法（用于大小比较与对阶操作）IEEE754标准格式：符号位（1位）+ 阶码（移码）+ 尾数正溢：两个正数相加，结果大于机器字长所能表示的最大正数负溢：两个负数相加，结果小于机器字长所能表示的最小负数检测方法：1、双符号位法2、单符号位法不带符号阵列乘法器：同行间并行不同行间串行浮点加减运算操作过程大体分四步：1、0操作数检查2、比较阶码大小完成对阶3、尾数进行加减运算4、结果规格化所进行舍入处理流水线原理:时间并行性线性流水线的加速比：C k=T L/T K =nk/k+（n-1）第三章存储系统程序局部性原理：在某一段时间内频繁访问某一局部的存储器地址空间，而对此范围以外的地址空间则很少访问的现象。
第3章 存储系统(四)
四川警安职业学院标准教案纸
图3-8 P沟道EPROM结构示意图
管子用于存储矩阵时，一个基本存储元电路如图3-8(b)所示，这种电路所组成的存储矩阵”。
当写入“0”时，在D和S极之间加上25V高压，另外加上编程脉冲
所选中的单元在这个电压作用下，D，S之间被瞬时击穿，于是有电了通过绝缘层注入到硅栅。
因为硅谷栅被绝缘层包围，故注入的电子无处泄漏，硅谷栅变负，于是就形成了导电沟道。
0”。
图3-9 2716 型EPROM 结构方框图
出于存储器材片容量为2K×8位，故用11条地址线，7条用于行译码，4条用于列译码。
EPROM还可以工作在功耗下降方式。
此时功耗525mW下降到
对机器工作十分有利。
这可以在PD/PGM输入端输入一个TTL的高电平信号来实现，此时
工作在高阻状态。
在正常工作情况下，CS端与PD/PGM端是连在一起的，因此，没有选取中的片子就工作。
第3章 存储系统(三)
动态MOS存储器的刷新需要有硬件电路的支持，包括刷新计数器、刷新/访存裁决、刷新控制逻辑等。这些控制线路可以集中在一个半导体芯片上，形成DRAM控制器。它是CPU和DRAM片子之间的接口电路，即将CPU的信号变换成适合DRAN片子的信号，借助DRAM控制器，可把DRAM看作像SRAM一样使用，为系统设计带来很大方便。
3.DRAM的刷新
动态MOS存储器采用“读出”方式进行刷新。因为在读出过程中恢复了存储单元的MOS栅极电容电荷，并保持原单元的内容，所以读出过程就是再生过程。通常，在再生过程中只改变行选择线地址，每次再生一行。依次对存储器的每一行进行读出，就可完成对整个DRAM的刷新。从上一次对整个存储器刷新结束到下一次对整个存储器全部刷新一遍为止，这一段时间间隔叫刷新周期。一般2ms，4ms或8ms。
采用这种方式的整个存储器的平均读/写周期，与单个存储器片的读/写工作所需的周期相差不多，所以这种刷新方式较适用于高速存储器。
分散式刷新方式的时间分配把一个存储系统周期tC分为两半，周期前半段时间tM用来读/写操作或维持信息，周期后半段时间tR作为刷新操作时间。这样，每经过128个系统周期时间，整个存储器便全部刷新一遍。假如存储器片的读/写周期为0.5μs，则存储器系统周期为1μs。由此可见，整个系统的速度降低了。在这种情况下，只需128μs就可将全部存储单元刷新一遍，这比允许的间隔2ms要短得多。当然，在分散式下，不存在有停止读/写操作的死时间。
2.单管动态存储元
为了进一步缩小存储器的体积，提高它们的集成度，人们又设计了单管动态存储元电路。
单管动态存储元电路如图3-7(b)所示，它由一个管子T1和一个电容C构成。写入时，字选择线为“1”，T1管导通，写入信息由位线(数据线)存入电容C中；读出时，字选择线为“1”，存储在电容C上的电荷，通过T1输出到数据线上，通过读出放大器即可得到存储信息。
白中英计算机组成原理第3章_内部存储器
存储器带宽
每秒从存储器进出信息的最大数量； 单位为位/秒或者字节/秒。
2014年12月14日星期日 12
求存储器带宽的例子
设某存储系统的存取周期为500ns，每个存取周期可 访问16位，则该存储器的带宽是多少？ 存储带宽= 每周期的信息量 / 周期时长 = 16位/(500 ╳10-9)秒 = 3.2 ╳ 107 位/秒 = 32 ╳ 106 位/秒 = 32M位/秒
第三章 内部存储器
目录
3.1 存储器概述
3.2 SRAM存储器 3.3 DRAM存储器 3.4 只读存储器和闪速存储器 3.5 并行存储器 3.6 CACHE存储器
（理解）
（理解） （掌握） （理解） （理解） （掌握）
2014年12月14日星期日
2
学习要求
理解存储系统的基本概念 熟悉主存的主要技术指标 掌握主存储器与CPU的连接方法
半导体存储器：用半导体器件(MOS管)组成的存储器； 软盘
磁表面存储器：用磁性材料(磁化作用)做成的存储器； 光盘存储器：用光介质(光学性质)构成的存储器； 光盘 按存取方式分 随机存储器：存取时间和存储单元的物理位臵无关； 顺序存储器：存取时间和存储单元的物理位臵有关；
半导体 存储器 磁带 硬盘 磁带
数据总线 MDR
•••
驱动器
•••
译码器
控制电路
•••
MAR
地址总线
2014年12月14日星期日
读
写
23
32K×8位的SRAM逻辑结构图
X方向： 8根地址线 输出选中 256行
动画演示： 3-3.swf
三维存储 阵列结构
输入输出时 分别打开不 同的缓冲器
读写、 选通 控制
计算机组成原理：第三章 主存储器和存储系统1
芯片
芯片地址
片选信号
片选逻辑
1K
A9…A0
CS0
A11 A10
1KA9…A0Fra bibliotekCS1
A11 A10
1K
A9…A0
CS2
A11 A10
1K
A9…A0
CS3
A11A10
（6）连接方式：扩展位数,扩展单元数,连接控制线
A11
A10
A9
A8
片选
译码
CS0
CS1
CS2
RAM； 8K×8位RAM； 2K×8位ROM； 4K×8位ROM； 8K×8位ROM及74LS138译码器和
各种门电路，画出CPU与存储器的连接图，要求最小4K为系统程序区，相邻8K为用户程序
区。
（1）写出对应的二进制地址码
（2）确定芯片的数量及类型
（3）分配地址线
（4）确定片选信号
2. P86 — 4.6
A14
A15
MREQ
A0
…
…
A13
A12
A11
A10
A9
G1
G2A
G2B
C
B
A
&
Y4
…
PD/Progr
2K ×8位
ROM
…
…
…
D7
D4
D3
D0
Y5
WE
CPU与存储芯片的连接图
…
1K ×4位
RAM
…
…
1K ×4位
RAM
例2： 设CPU有16根地址线，8根数据线，并用MREQ作访存控制信号（低电平有效），用WE
计算机组成原理第三章存贮系统2
三、组相联映射方式
存贮系统
前两者的组合
Cache分组，组间采用直接映射方式，组内采用 全相联的映射方式
Cache分组U，组内容量V 映射方法（一对多）
q= j mod u 主存第j块内容拷贝到Cache的q组中的某行
地址变换
设主存地址x，看是不是在cache中，先y= x mod u， 则在y组中一次查找
计算机组成原理
一、全相联的映射方式
存贮系统
3、特点：
优点：冲突概率小，Cache的利用高。 缺点：比较器难实现，需要一个访问速度很快代
价高的相联存储器
4、应用场合：
适用于小容量的Cache
计算机组成原理
二、直接映射方式
存贮系统
1、映射方法（一对多）如：
i= j mod m
主存第j块内容拷贝到Cache的i行
由表达式看出，为提高访问效率，命中率h越接近1 越好，r值以5—10
命中率h与程序的行为、cache的容量、组织方式、 块的大小有关。
计算机组成原理
存贮系统
例 CPU执行一段程序时，cache完成存取
的次数为1900次，主存完成存取的次数为
100次，已知cache存取周期为50ns，主存
存取周期为250ns，求cache/主存系统的
存贮系统
1、将地址分为两部分（块号和字），在内存块 写入Cache时，同时写入块号标记；
2、CPU给出访问地址后，也将地址分为两部分 （块号和字），比较电路块号与Cache 表中 的标记进行比较，相同表示命中，访问相应单 元；如果没有命中访问内存，CPU 直接访问 内存，并将被访问内存的相对应块写入Cache。
相应行； 把行标记与
计算机组成原理-第3章_存储系统
存储周期 RW 刷新1 RW 刷新2 …
500ns 500ns
刷新间隔2ms
用在低速系统中
各刷新周期分散安排 在存取周期中。
… RW 128 RW
例如上图所示的DRAM有128行，如果刷新周期为 2ms，则每一行必须每隔2ms÷128=62.5us进行一次。
5、存储器控制电路
DRAM刷新需要硬件电路支持，它们集成在一个芯片 上，形成DRAM控制器，是CPU和DRAM间的接口电路。
写周期：实现写操作，要求CS和WE同时有效，有效期间地址 和数据信号不能变化；为了保证CS和WE变为无效前能把数据 可靠的写入，数据必须提前一段时间在数据总线上稳定存在； 而在WE变为高电平后再经过一段时间地址信号才允许改变。
*** DRAM存储器
1、DRAM存储元的记忆原理
SRAM存储器的存储元是一个 触发器，它具有两个稳定的状态。
外存储器：简称“外存”，大容量辅助存储器；磁表面存储
器或光盘存储器；存放需联机保存但暂时不需要的程序和数 据。容量从几十MB到几百GB，甚至更大。存取速度为若干
ms。
其他功能的存储器：如微程序控制器的控存、在显示和印刷 输出设备中的字库和数据缓冲存储器。
*** 主存储器的技术指标
主要性能指标：存储容量、存取时间、存储周期和存储器带宽。
地址信息到达时，使T5、T6、T7、T8导通，存储 元的信息被送到I/O与I/O线上， I/O与I/O线接上一个 差动读出放大器，从其电流方向，可以得出所存信息 是“1”或“0”。也可I/O或I/O一端接到外部，看其 有无电流通过，得出所存信息。
扩充：存储芯片规格的表示
在很多内存产品介绍文档中，都会用M×W的方式来表示芯 片的容量。
2318胡越明版计算机组成原理课件第三章
字长(位)扩展（DBUS） 2Kx2 -> 2Kx8
MREQ# A10-0 R/W# CPU
WE A CS WE A CS WE A CS WE A CS
A10-0
2K ×2
D
2K ×2
D
2K ×2
D
2K ×2
D
D7D6
D5 D4
D3 D2
D1 D0
D7~D0
一个存储系统容量为 N位，若使用k位的芯片，k<N，共需要(N/k)个芯片
解：256K*8位SRAM芯片包含18根地址线 (1)采用字位扩展的方法。 (2)需要(2048/256)x(32/8）=32片SRAM芯片。 (3)2048 K x 32bit=221 x 4 byte=223 byte 故需要23根地址线
首先进行位扩展，构成32bit需要4片256K*8bit芯
二氧化硅
基片
紫外线全部擦洗
4. EEPROM (多次性编程 )
电可擦写
局部擦写
全部擦写
5. Flash Memory (闪速型存储器)
EPROM EEPROM 价格便宜 集成度高 电可擦洗重写
比 EEPROM快 具备 RAM 功能
EPROM
高压写入
紫外线光照擦除
编程器
紫外线擦除器
3.1.2 存储器的基本组织
T2
T0 T6 T1
T3
T7
T1 T3 T5 T7
T2 工作管 T4负载管 T6 X向门控管 T8 Y向门控管
I/O
列选择线 6管双向选择MOS存储电路
I/O
静态MOS存储器
将大量这样的MOS存储单元合起来可以构成一个存储单元阵列， 用来存储大量信息。在存储器芯片中包括存储体、读写电路、地址 译码电路和控制电路等组成部分。 存储体部分由大量的存储单元构成的阵列组成，阵列中有很多行和 列，阵列中用一条行选通线和一条列选通线选择阵列中的单元。 行选通线选择一行中的存储单元，列选通线对列进行选择，被行和 列选择的存储单元才进行一个数据位的读写操作。 列选通线是数据写入线也是数据读出线，有一个数据读写电路。 地址译码器将二进制地址码转换成驱动读写操作的选通线。地址译 码采用双译码方式，输入地址信号分两部分送入两个译码器，分别 产生行选通信号和列选通信号。 数据驱动电路对读写的数据进行读写放大，增强信号的强度。
计算机组成原理(第三版)第 3 章 存储器及存储系统
16
3.2 主存储器
• 主存储器按其功能可分为RAM和 ROM。
一 二 随机存取存储器RAM 只读存储器ROM
INFO DEPT@ZUFE HANGZHOU.CHINA
17
一、随机存取存储器RAM
MM
Y0
Bm-1
Y1
……
B0
An-1…A0
M A R
M A D
…
Y2n-2
Y2n-1
…
CS
WE
R/W读写 控制电路
INFO DEPT@ZUFE HANGZHOU.CHINA
9
三、存储器的层次结构
1.分级原理： 根据程序执行的集中性和局部性原理而构建的分层结构。信 息流动分规律为从低速、大容量层次向高速、小容量层次流动 ，解决速度、价格、价格这三者之间的矛盾，层次间信息块的 调度由硬件和软件自动完成，其过程对用户透明。 2.三级存储管理系统： • Cache： • ·采用TTL工艺的SRAM，哈佛结构； • ·采用MOS工艺的SRAM，指令与数据混存，其与内存之间信息块 的调度（几十字节）全由Cache控制器硬件完成。 • 主存： • ·ROM常用FROM，E2PROM等构成； • ·RAM常用DRAM构成，RAM和ROM采用统一编码。 • 虚存： • 采用磁盘存储器，主存+OS中的存储器管理软件联合构成，其 信息块常用页、段表示，其间的信息块调度由管理软件完成。
字线
数 据 线 Cd
T
C
单管MOS动态存储器结构
INFO DEPT@ZUFE HANGZHOU.CHINA
29
（2）DRAM存储器
RAS CAS WE OE 定时和控制
4M×4位的DRAM
计算机组成原理第三章(3.1,3.2,3.3,姜,15-春,版5)
图3.4(a) SRAM读周期时序图
35
• 各参数意义：
tRC ：对存储芯片进行连续两次读操作时所必须间隔 的（最小）时间；
tAQ ：从给出有效地址，至外部数据总线上稳定地出 现所读出的数据信息所经历的时间。
tEQ：地址信号有效后，从片选有效，至数据稳定地 出现外部总线上所经历的时间。
• 构成存储器的存储介质：目前主要采用半导体器 件和磁性材料。
• 存储器中最小的存储单位就是一个双稳态半导体 电路或一个CMOS晶体管或磁性材料的存储元， 它可存储一个二进制代码。由若干个存储元组成 一个存储单元，再由诸多个存储单元组成一个存 储器。
5
• 存储器的分类：
按存储介质分：
• 半导体存储器：用半导体器件组成的存储器。
• 高速缓冲存储器 （Cache）：高速小容量半导体存储器，是为解决CPU和主存之间 速度不匹配而设置的。用于存放最活跃的程序块和数据。
• 主存和Cache一起构成计算机的内存储器（内存），是CPU能直接访问的存储器。
9
总结： ① 通过计算机的多级存储管理，发挥各级存储器
的效能； ② Cache主要强调高速存取速度，以便使存储系
1. CPU对存储器的读/写操作过程：
• 通过地址总线给出地址信号； • 通过控制总线发出读操作或写操作的控制信号； • 在数据总线上进行信息交流。
因此，存储器与CPU连接时，要完成三种 总线的连接：地址线、数据线和控制线；同时， 还须使各种信号的时序与存储器的（固有）读 写周期相配合。
25
2. 主存储器的构成
字节存储单元即存放一个字节的存储单元，相应的地 址称为字节地址。一个机器字可以包含数个字节。
若计算机中可编址的最小单位是字存储单元，则称该 计算机为按字寻址的计算机。
计算机组成原理存储器课件
高速缓存（Cache）
要点一
总结词
高速存储器，用于要点二
详细描述
高速缓存（Cache）是一种特殊的存储器，它的读写速度 非常快，通常由静态随机存取存储器（SRAM）构成。 Cache用于暂存CPU所需的数据和指令，以减少CPU直接 访问主存的次数，从而提高计算机系统的性能。当CPU需 要访问内存时，它会首先检查所需数据是否在Cache中。 如果是，则直接从Cache中读取数据；否则，需要从主存 中读取数据，并将其复制到Cache中以便将来快速访问。
存储器。
半导体存储器
20世纪60年代出现，以其高速 、低功耗、高集成度的优点逐 渐取代了磁芯存储器。
磁表面存储器
20世纪70年代出现，以其高容 量、低成本、易维护的优点广 泛应用于外存储器领域。
光盘存储器
20世纪80年代出现，以其大容 量、非接触式读写的优点在数 据备份和多媒体领域得到广泛
应用。
02
内存储器的管理方式
• 总结词：操作系统对内存储器的分配、回收、共享、保护和扩充等管理方式的总称。
• 详细描述：内存储器的管理方式是指操作系统对内存储器的分配、回收、共享、保护和扩充等管理方式的总称。操作系统需要有效地管理内存储器，以确保程序的正常运行和系统的稳 定性。具体来说，操作系统会根据程序的运行需求为其分配适当的内存空间，并在程序运行结束后回收这些空间。此外，为了提高内存储器的利用率，操作系统还支持多个程序共享同 一内存空间。同时，为了保护每个程序的正常运行，操作系统会采取相应的保护措施来防止非法访问和修改。此外，操作系统还可以通过一些技术手段来扩充内存储器的容量，以满足 日益增长的计算需求。
03
主存与外存的容量和访问速度 存在较大差异，主存的容量较 小但访问速度较快，而外存的 容量较大但访问速度较慢。
计算机组成原理试读稿_第3章存储器系统的层次结构_(初稿)【王道考研系列】2012计算机考研
图 3-1 存取时间与存取周期的关系
3.1.2 习题精选
单项选择题 1. 【2011 年计算机联考真题】 下列各类存储器中，不采用随机存取方式的是（ ） 。 A．EPROM B．CDROM C．DRAM D．SRAM 【B】 ACD 选项均采用随机存取方式，CDROM 即光盘，采用串行存取方式。
2. 磁盘属于（ ）类型的存储器。 A.随机存取存储器（RAM） B.只读存储器（ROM） C.顺序存取存储器（SAM） D.直接存取存储器（DAM） 【D】磁盘属于直接存取存储器，其速度介于随机存取存储器和顺序存取存储器之间。 3. 存储器的存取周期是指（ ） 。 A．存储器的读出时间 B．存储器的写入时间 C．存储器进行连续读或写操作所允许的最短时间间隔 D．存储器进行一次读或写操作所需的平均时间 【C】存储器的存取周期往往大于存取时间，它还包括信息的复原时间。 4. 主存储器速度的表示中，存取时间 Ta 和存取周期 Tc 的关系表述正确的是（ ） 。 A. Ta>Tc B. Ta<Tc C. Ta=Tc D. Ta>Tc 或 Ta<Tc，根据不同存取方式和存取对象而定 【B】存取时间 Ta：从存储器读出或者写入一次信息所需要的平均时间；存取周期 Tc： 连续两次访问存储器之间所必需的最短时间间隔。对 Tc 一般有：Tc=Ta+Tr，其中 Tr 为复原 时间，对 SRAM 指存取信息的稳定事件，对 DRAM 指刷新的又一次存取时间。 5. 设机器字长为 32 位，一个容量为 16MB 的存储器，CPU 按半字寻址，其可寻址的单元 数是（ ） 。 24 A. 2 B.223 C. 222 D. 221 【B】 16MB=224B， 由于字长为 32 位， 现在按半字 （16 位） 寻址， 故而为 224B /2B=223 。 6. 相联存储器是按（ ）进行寻址的存储器。 A． 地址指定方式 B. 堆栈存储方式 C．内容指定方式和堆栈存储方式相结合 D. 内容指定方式和地址指定方式相结合 【D】 相联存储器的基本原理是把存储单元所存内容的某一部分作为检索项(即关键字 项)，去检索该存储器，并将存储器中与该检索项符合的存储单元内容进行读出或写入。所 以它是按内容或地址进行寻址的，价格较为昂贵。一般用来制作 TLB、相联 Cache 等。 7. 某计算机系统，其操作系统保存在硬盘上，其内存储器应该采用（ ） 。 A.RAM B.ROM C.RAM 和 ROM D.都不对 【C】 操作系统保存在硬盘上， 首先需要将其引导到主存中， 而引导程序通常存放在 ROM 中，程序运行需要可读可写，因此采用 RAM。 8. 在下列几种存储器中，CPU 不能直接访问的是（ ） 。 A.硬盘 B.内存 C.Cache D.寄存器 【A】CPU 不能直接访问硬盘，需先将硬盘中的数据调入内存才能访问。 9. 若某存储器存储周期为 250ns，每次读出 16 位，则该存储器的数据传输率是（ ） 。 6 A．4×10 B/s B. 4 MB/s 6 C. 8×10 B/s D. 8MB/s 【 C 】计算的是存储器的带宽，每个存储周期读出 16 bit=2B ，故而数据传输率是 2B/(250×10-9 s)，即 8×106B/s。本题中 8MB/s 是 8×1024×1024 B/s。 注意：通常，数据传输率中的 M 指的是 106 而非 220（I/O 章节 2009 年真题便是如此） ， 一般二进制表示的 K、M 仅用于存储容量相关计算，实际上本题标准的写法应该是 MiB/s。 10. 设机器字长为 64 位， 存储容量为 128MB， 若按字编址， 它可寻址的单元个数是 （ ） 。
计算机组成原理第三章存储系统[四]
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例:一个四体并行交叉存储器，每个模块的容量 是16K×32位，存取周期为200ns，在下述说 法中( )是正确的。 A. 在200ns内，该存储器能向CPU提供256位二 进制信息 B. B. 在200ns内，该存储器能向CPU提供128位 二进制信息 C. 在50ns内，每个存储模块能向CPU提供32位 二进制信息 D. 在50ns内，该存储器能向CPU提供128位二 进制信息
设每个体的存储字长和数据总线的宽度一 致, 低位交叉编址的存储器模块数为n,存取周 期为T,总线传输周期为,当采用流水线方式时, 应满足T= n. n=T/称为交叉存取度,要求模块数>=n, 以保证启动某模块后经n时间再启动该模块时, 它的上一次存取操作已经完成.
W0 W3 W2 W1
M0 M3 M2 M1
(3)多体交叉存储体分时工作原理 无论多体存储器中有几个分体,CPU与主存之间 数据通路仍是一个W位(同时读出的n个字在总 线上需要分时传送).n个W位如何在一个存储周 期Tm中读出? 分时启动多个分体,使得每个Tm周期内得到多 个单体字宽的数据. 设主存有n个分体(模块),各自的存取周期都是 Tm； 则第一个分体启动后,每隔1/n个Tm再启动下一 个分体.
存控部件：接 收系统中各部 件或设备的访 总 线 控 制 存请求，按预 数据 定的优先顺序 0 1 2 3 进行排队，响 4 5 6 7 应其访存请求； M1 M0 M2 M3 分时接收各请 求源发来的访 地址寄存器 地址寄存器 地址寄存器 地址寄存器 存地址，转送 至相应存储体 等等。 CPU …
16位
数据寄存器MDR（16位）
DB(16位)
低位交叉编址:同一存储体中的地址是不连续的,程 序连续存放在相邻体中.存储器地址寄存器的低位部 分选择不同的存储体,而高位部分则指向存储体内的 存储字.
计算机组成原理_第三章
第三章 存储器及存储系统3.1 存储器概述3.1.1存储器分类半导体存储器 集成度高 体积小 价格便宜 易维护 速度快 容量大 体积大 速度慢 比半导体容量大 数据不易丢失按照 存储 介质 分类磁表面存储器激光存储器随机存储器 主要为高速缓冲存储器和主存储器 存取时间与存储元的物理位置无关 (RAM)按照 存取 方式 分类串行访问存 储器 SAS 只读存储器 (ROM)存取时间与存储元的物理位置有关 顺序存取器 磁带 直接存储器 磁盘 只能读 不能写 掩模ROM: 生产厂家写可编程ROM(PROM): 用户自己写 可擦除可编程ROM EPROM :易失性半导体读/写存储器按照 可保 存性 分类存储器非易失性 存储器包括磁性材料半导体ROM半导体EEPROM主存储器按照 作用 分类辅助存储器缓冲存储器 控制存储器3.1.23级结构存储器的分级结构Cache 高速缓冲 存储器 主 存 主机 外 存1 高速缓 冲存储器 2 主存 3 外存CPU 寄 存 器3.2主存储器3.2.1 主存储器的技术指标1 存储容量 字存储单元 字节存储单元 2 存取时间 字地址 字节地址访问 写操作/读操作从存储器接收到访问命令后到从存 储器读出/写 入所需的时间 用TA表示 取决于介质的物理特性 和访问类型 3 存取周期 完成一次完整的存取所需要的时间用TM表示 TM > TA, 控制线路的稳定需要时间 有时还需要重写3.2.2 主存储器的基本结构地 址 译 码 器地址 CPUn位2n位存储体 主存 m位 数据寄存器 m位 CPUR/W CPU 控制线路3.2.3 主存储器的基本操作地址总线k位MAR数据总线n位主存容量 2K字 字长n位MDRCPUread write MAC 控制总线主存3.3半导体存储芯片工 艺速度很快 功耗大 容量小 PMOS 功耗小 容量大 电路结构 NMOS 静态MOS除外 MOS型 CMOS 静态MOS 工作方式 动态MOS 静态存储器SRAM 双极型 静态MOS型 双极型依靠双稳态电路内部交叉反馈的机制存储信息TTL型 ECL型存储 信息 原理动态存储器DRAM 动态MOS型功耗较小,容量大,速度较快,作主存3.3.1 静态MOS存储单元与存储芯片1.六管单元 1 组成T1 T2 工作管 T2 T4 负载管 T5 T6 T7 T8 控制管 XY字线 选择存储单元 T7 WY地址译码线 X地址 译码线Vcc T3 T4 A T1 T2 T8 W B T6T5WW 位线完成读/写操作2 定义 “0” T1导通 T2截止“1” T1截止 T2导通X地址 译码线Vcc T3 T4 A T1 T7 T2 T8Y地址译码线3 工作 XY 加高电平 T5 T6 T7 T8 导通 选中该 单元T5T6 BWW写入 在W W上分别读出 根据W W上有 加高 低电平 写1/0 无电流 读1/04保持XY 加低电平 只要电源正常 保证向导通管提供电流 便能维 持一管导通 另一管截止的状态不变 称静态2.静态MOS存储器的组成1 存储体 2 地址译码器 3 驱动器 4 片选/读写控制电路存储器外部信号引线D0 A0传送存储单元内容 根数与单元数据位数相同 9地址线 选择芯片内部一个存储单元 根数由存储器容量决定7数据线CS片选线 选择存储器芯片 当CS信号无效 其他信号线不起作用 R/W(OE/WE)读写允许线 打开数据通道 决定数据的传送方向和传 送时刻例.SRAM芯片2114 1K 4位Vcc A7 A8 A9 D0 D1 D2 D3 WE1外特性18 12114 1K 410 9地址端 数据端A9 A0 入 D3 D0 入/出 片选CS = 0 选中芯片 控制端 = 1 未选中芯片 写使能WE = 0 写 = 1 读 电源 地线A6 A5 A4 A3 A0 A1 A2 CS GND2内部寻址逻辑寻址空间1K 存储矩阵分为4个位平面 每面1K 1位 每面矩阵排成64行 16列 64 16 64 16 6 行 位 行 译 X0 地 1K 1K 码址 X63 X63 Y0 Y1564 161K64 161K列译码 4位列地址两 级 译 码一级 地址译码 选择字线 位线 二级 一根字线和一组位线交叉 选 择一位单元W W W WXi读/写线路 Yi存储器内部为双向地址译码 以节省内部 引线和驱动器 如 1K容量存储器 有10根地址线 单向译码需要1024根译码输出线和驱动器双向译码 X Y方向各为32根译码输出线和 驱动器 总共需要64根译码线和64个驱动器3.3.2 动态MOS存储单元与存储芯片1.四管单元 1 组成T1 T2 记忆管 C1 C2 柵极电容 T3 T4 控制门管W T3 T1C1 C2W A B T2 T4字线 W W 位线 Z 2 定义 “0” T1导通 T2截止 C1有电荷 C2无电荷 “1” T1截止 T2导通 C1无电荷 C2有电荷 3 工作 Z 加高电平 T3 T4导通 选中该单元Z写入 在W W上分别加高 低电平 写1/0 读出 W W先预 充电至高电平 断开充电回路 再根据W W上有 无电流 读1/0 W T3 T1C1 C2T4 T2W4保持Z 加低电平 需定期向电容补充电荷 动态刷新 称动态 四管单元是非破坏性读出 读出过程即实现刷新Z2.单管单元 C 记忆单元 T 控制门管 1 组成Z 字线 W 位线 W T Z C2定义“0” C无电荷 电平V0 低 “1” C有电荷 电平V1 高3工作写入 Z加高电平 T导通 读出 W先预充电 断开充电回路 Z加高电平 T导通 根据W线电位的变化 读1/0 4 保持 Z 加低电平 单管单元是破坏性读出 读出后需重写3.存储芯片例.DRAM芯片2164 64K 1位 外特性GND CAS Do A6 16 1 A3 A4 A5 A7 9 82164 64K 1空闲/刷新 Di WE RAS A0 A2 A1 VccA7—A0 入 分时复用 提供16位地址 数据端 Di 入 Do 出 = 0 写 写使能WE 高8位地址 = 1 读 控制端 行地址选通RAS =0时A7—A0为行地址 片选 列地址选通CAS =0时A7—A0为列地址 电源 地线 低8位地址 1脚未用 或在新型号中用于片内自动刷新 地址端动态存储器的刷新1.刷新定义和原因 定期向电容补充电荷 刷新动态存储器依靠电容电荷存储信息 平时无电源 供电 时间一长电容电荷会泄放 需定期向电容 补充电荷 以保持信息不变 注意刷新与重写的区别 破坏性读出后重写 以恢复原来的信息 非破坏性读出的动态M 需补充电荷以保持原来的 信息2.最大刷新间隔 2ms 3.刷新方法各动态芯片可同时刷新 片内按行刷新 刷新一行所用的时间 刷新周期 存取周期4.刷新周期的安排方式 1 集中刷新 2ms内集中安排所有刷新周期R/W R/W50ns刷新 刷新 2ms 死区用在实时要 求不高的场 合2分散刷新用在低速系 统中各刷新周期分散安排在存取周期中 R/W 刷新 R/W 刷新100ns3异步刷新 各刷新周期分散安排在2ms内 每隔一段时间刷新一行每隔15.6微秒提一次刷新请求 刷新一行 2毫秒内刷新完所有 15.6 微秒 行例. 2ms 128行R/W R/W 刷新 R/W R/W 刷新 R/W 15.6 微秒 15.6 微秒 15.6 微秒 刷新请求 刷新请求 DMA请求 DMA请求用在大多数计算机中3.3 只读存储器1掩模式只读存储器 MROM采用MOS管的1024 8位的结构图 UDDA0 A1 A90 地 址 译 1 码 驱 动 1023 器读出放大器读出放大器cs D7D0D12可编程读存储器 PROM用户可进行一次编程 存储单元电路由熔丝 相连 当加入写脉冲 某些存储单元熔丝熔 断 信息永久写入 不可再次改写3.EPROM 可擦除PROM用户可以多次编程 编程加写脉冲后 某些存 储单元的PN结表面形成浮动栅 阻挡通路 实 现信息写入 用紫外线照射可驱散浮动栅 原 有信息全部擦除 便可再次改写4.EEPROM 可电擦除PROM 既可全片擦除也可字节擦除 可在线擦除信息 又能失电保存信息 具备RAM ROM的优点 但写 入时间较长 .NOVRAM 不挥发随机存取存储器 实时性好 可以组成固态大容量存储装置 Flash Memor 闪存 集成度和价格接近EPROM,按块进行擦除 比普 通硬盘快的多3.4 主存储器组织存储器与微型机三总线的连接 1 数据线D0 2 地址线A0 3.片选线CS 连接地址总线高位ABN+1 4 读写线OE WE(R/W) 连接读写控制线RD WR微型机n nDB0 AB0Nn连接数据总线DB0ND0 A0 CSnNN连接地址总线低位AB0ABN+1 R/ WR/ W 存储器1存储器芯片的扩充用多片存储器芯片组成微型计算机系统所要求的存储器系统 要求扩充后的存储器系统引出线符合微型计算机 机的总线结构要求 一.扩充存储器位数 例1用2K 1位存储器芯片组成 2K 8位存储器系统 例2用2K 8位存储器芯片组成2K 16位存储器系统例1用2K 1位存储器芯片组成 2K 8位存储器系统当地址片选和读写信号有效 可并行存取8位信息例2用2K 8位存储器芯片组成2K 16位存储器系统D0D8715D0 R/W CE A0107R/W CE A010D0 R/W CE A0107地址片选和读写引线并联后引出 数据线并列引出二.扩充存储器容量字扩展法例用1K 4位存储器芯片组成4K 8位存储器系统存储器与单片机的连接存储器与微型机三总线 的一般连接方法和存储器 读写时序 1.数据总线与地址总线 为两组独立总线AB0 DB0NDB0 AB0n ND0 A0 CSn NABN+1 R/ W 微型机 地址输出 数据有效采 样 数 据R/ W 存储器nR/W2.微型机复用总线结构 数据与地址分时共用一 组总线AD0nD0Di Qi G 地址 锁存器nA0nALE R/W 单片机R/W 存储器ALE锁 存地 址 数据 有效 采 样 数 据 地址 输出 存锁 址地AD0n地址 输出数据 有效 采 样数 据R/W半导体存储器逻辑设计需解决 芯片的选用 地址分配与片选逻辑 信号线的连接例1.用2114 1K 4 SRAM芯片组成容量为4K 8的存储 器 地址总线A15 A0 低 ,双向数据总线D7 D0 低 ,读/写信号线R/W 1.计算芯片数 1 先扩展位数 再扩展单元数 2片1K 4 1K 8 8片 4组1K 8 4K 82 先扩展单元数 再扩展位数4片1K 4 4K 4 4K 8 2组4K 4 2.地址分配与片选逻辑存储器寻址逻辑8片芯片内的寻址系统(二级译码) 芯片外的地址分配与片选逻辑 由哪几位地址形成芯 片选择逻辑 以便寻 找芯片为芯片分配哪几位地址 以便寻找片内的存储单元 存储空间分配4KB存储器在16位地址空间 64KB 中占据 任意连续区间芯片地址 任意值 片选 A15…A12A11A10A9……A0 0 0 0 …… 0 0 0 1 …… 1 0 1 0 …… 0 0 1 1 …… 1 1 0 0 …… 0 1 0 1 …… 1 1 1 0 …… 0 1 1 1 …… 164KB1K 1K 1K 1K 4 4 4 4 1K 1K 1K 1K 4 4 4 44KB需12位地址 寻址 A11— A0低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 1K A9 A0 CS0 A11A10 A11A10 1K A9 A0 CS1 A11A10 1K A9 A0 CS2 1K A9 A0 CS3 A11A103.连接方式1 扩展位数 2 扩展单元数 4 形成片选逻辑电路D7~D4 D3~D0 4 4 4 1K 4 4 R/W 1K 4 4 4 1K 4 4 4 1K 4 43 连接控制线1K 4 A9~A0 CS0 10 CS11K 4 10 CS21K 4 10 CS31K 4 10A11A10A11A10A11A10A11A10例2.某半导体存储器 按字节编址 其中 0000H 07FFH为ROM区 选用EPROM芯片 2KB/片 0800H 13FFH为RAM区 选用RAM芯片 2KB/片和1KB/片 地址总线A1 A0 低 给出地址分配和片选逻辑1.计算容量和芯片数ROM区 2KBRAM区 3KB2.地址分配与片选逻辑 存储空间分配 先安排大容量芯片 放地址低端 再安排小容量芯片便于拟定片选逻辑64KBA15A14A13A12A11A10A9…A00 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 1 1 0 0 0 1 0 1 0 0 …… 0 …… 1 …… 0 …… 1 0 … 0 1 … 12K 2K 1KROM 5KB 需13 位地 RAM 址寻 址低位地址分配给芯片 高位地址形成片选逻辑 芯片 芯片地址 片选信号 片选逻辑 2K A10 A0 CS0 A12A11 2K A10 A0 CS1 A12A11 1K A9 A0 CS2 A12A11 A10 A15A14A13为全03.4.2 高速缓冲存储器。
计算机组成原理知识点总结
计算机组成原理知识点总结一、存储系统(一)存储器的基本概念1.分类a)作用（层次）：CACHE 主存辅存b)存储介质：磁半导体光c)存取方式●随机存取：RAM ROM●串行访问●顺序存取：磁带●直接存取：磁盘d)信息可保存性－－易失性破坏性读出非2.性能指标a)存储容量字b)单位成本每位成本c)存储速度（数据传输率主存带宽）3.层次化结构a)Cache－主存层次：硬件实现，解决速度不匹配问题b)主存－辅存层次：硬件+操作系统实现，解决容量问题，逐渐形成虚拟存储系统(二)半导体存储器1.存储器芯片的基本结构a)译码驱动电路(译码器：扩充容量)b)存储矩阵c)读写电路d)地址线，数据线，片选线，读写控制线2.半导体存储器RAM（易失性存储器）a)SRAM：触发器存储信息，速度快成本高集成度低，用于高速缓存b)DRAM：电容存储信息，需要刷新，速度慢成本低，集成度高，用于主存SDRAMc)DRAM的刷新：集中刷新，分散刷新，●异步刷新●不需要CPU控制●行为单位，仅需要行地址●存储器中所有芯片同时刷新d)RAM的读写周期3.ROM（非易失性存储器）a)特点：结构简单，位密度比RAM高，非易失性，可靠性高b)类型：MROM，PROM，EPPROM，FLASH MEMORY，SSD(三)存储器与CPU的协同工作（提高存储系统的工作速度）1.主存与CPU的连接a)字扩展b)位扩展●线选法●译码片选法●译码器的使用●分析地址空间c)字位同时扩展●选择存储器芯片●与CPU进行连接2.双口RAM和多模块存储器a)多模块存储器●单体多字●多体并行●低位交叉编址●高位交叉编址b)双端口RAM3.高速缓冲存储器a)CACHE局部性原理和性能分析●局部性原理●空间局部性●时间局部性●性能分析●命中率和失效率●CACHE----主存体系的平均访问时间b)CACHE工作原理●地址映射方式●全相联●直接相联●组相联●替换算法●RAND随机●FIFO先入先出●LRU最近最少使用●LFU最不经常使用●写策略●命中●全写法●写回法●不命中●写分配法●非写分配法4.虚拟存储器（主存和辅存共同构成）（增加存储系统的容量）a)基本概念：虚地址（逻辑地址）映射到实地址（物理地址）b)解决问题：进程并发问题和内存不够用问题c)类型●页式●段式●段页式d)虚实地址转换（提高速度）●快表TLB●慢表Page二、指令系统(一)指令格式1.操作码和地址码组成一条指令2.操作码a)定长操作码和扩展操作码b)操作码类型(二)指令寻址方式1.指令寻址（通过PC）a)顺序寻址b)跳跃寻址2.数据寻址a)隐含寻址b)立即寻址：给寄存器赋初值c)直接寻址d)间接寻址：扩大寻址范围，便于编制程序e)寄存器寻址：指令执行速度更快f)寄存器间接寻址g)偏移寻址（各寄存器内容+形式地址）：基址寻址，变址寻址（处理数组，编制循环程序），相对寻址h)堆栈寻址(三)CISC和RISC1.CISC复杂指令系统计算机（用微程序控制器）a)更多更复杂，一般为微程序控制，用于计算机系统2.RISC精简指令系统计算机（用硬布线控制器）a)指令数目少，字长固定，寻址方式少，寄存器数量多，一般为组合逻辑控制，用于手机三、中央处理器(一)CPU的功能和基本结构1.CPU的功能：指令控制，操作控制，时间控制，数据加工，中断处理2.运算器a)功能：对数据进行加工b)基本结构：●算术逻辑单元ALU●暂存寄存器●通用寄存器组●累加寄存器ACC●程序状态字寄存器PSW●移位器，计数器3.控制器a)功能：取指令，分析指令，执行指令b)控制器的基本结构●程序计数器PC●指令寄存器IR●指令译码器，时序系统，微操作信号发生器●存储器地址寄存器MAR●存储器数据寄存器MDR4.数据通路的基本结构a)专用通路b)内部总线(二)指令执行过程1.指令周期a)构成：机器周期、CPU周期——CPU时钟周期、节拍b)类型：取指周期，间址周期，执行周期，中短周期c)标志触发器FE,IND,EX,INT：区别工作周期2.数据流a)取指周期：根据PC取出指令代码存放在IRb)间址周期：根据IR中指令地址码取出操作数的有效地址c)执行周期：根据指令字的操作码和操作数进行相应操作d)中断周期：保存断点，送中断向量，处理中断请求3.执行方案a)单指令周期：串行，指令相同执行时间b)多指令周期：串行，指令不同执行时间c)流水线方案：隔一段时间启动一条指令，多条指令处于不同阶段，同事并行处理(三)数据通路的功能和基本结构（连接路径）1.CPU内部总线a)单总线b)多总线2.专用数据通路：多路选择器和三态门3.了解各阶段微操作序列和控制信号(四)控制器的功能和工作原理1.控制器的结构和功能a)计算机硬件系统连接关系b)控制器的功能：取指令，分析指令，执行指令c)控制器的输入和输出2.硬布线控制器a)硬布线控制单元图：组合逻辑电路+触发器b)设计步骤（了解）●分析每个阶段的微操作序列●选择CPU的控制方式●安排微操作序列●电路设计3.微程序控制器a)基本结构●微地址形成部件●微地址寄存器CMAR●控制存储器CM●微指令寄存器CMDRb)微指令的格式●水平型：并行操作●字段直接编码方式●直接编码方式●字段间接编码方式●垂直型：类似机器指令c)微指令的地址形成方式●下地址字段指出：断定方式●根据机器指令的操作码形成d)基本概念●微命令和微操作●微指令和微周期●主存储器和控制存储器●程序和微程序●寄存器：MAR和CMAR，IR和CMDRe)硬布线和微程序的比较（微操作控制信号的实现形式）(五)指令流水线1.指令流水线的概念a)指令执行过程划分为不同阶段，占用不同的资源，就能使多条指令同时执行b)表示方法●指令流程图：分析影响流水线的因素●时空图：分析性能2.性能指标a)吞吐率TPb)加速比Sc)效率E3.影响流水线的因素a)结构相关（资源冲突）b)数据相关（数据冲突）c)控制相关（控制冲突）4.流水线的分类a)按使用级别：部件功能级，处理机级，处理机间b)按完成功能：单功能，多功能c)按连接方式：动态，静态d)按有无反馈信号：线性，非线性5.多发技术a)超标量流水线技术b)超流水线技术c)超长指令字技术四、总线(一)总线概念和分类1.定义：一组能为多个部件分时共享的公共信息传送线路2.分类a)按数据传输格式●串行，并行b)按功能●片内总线●系统总线●数据总线，地址总线，控制总线●通信总线c)按时序控制方式●同步，异步3.总线结构a)单总线结构——系统总线b)双总线结构（通道）●主存总线●IO总线c)三总线结构●主存总线●IO总线●DMA总线(二)总线的性能指标1.总线传输周期（总线周期）2.总线带宽3.总线宽度（位宽）4.总线复用：一种信号线传输不同信息(三)总线仲裁1.集中仲裁方式a)链式查询方式b)计数器定时查询方式c)独立请求方式2.分布仲裁方式(四)总线操作和定时1.总线传输的四个阶段a)申请分配阶段●传输请求●总线仲裁b)寻址阶段c)传输阶段d)结束阶段2.定时a)同步定时方式（同步通信）b)异步定时方式（异步通信）●不互锁●半互锁●全互锁c)半同步通信d)分离式通信(五)总线标准五、IO系统(一)IO系统基本概念1.演变过程a)早期：分散连接，CUP与IO串行，程序查询方式b)接口模块和DMA阶段：总线连接，cpu与io并行，中断方式及DMA方式c)具有IO通信结构的阶段d)具有IO处理机的阶段2.IO系统的基本组成a)IO软件——IO指令和通道指令b)IO硬件——外设，设备控制器和接口，IO总线等3.IO方式简介a)程序查询方式：IO与CPU串行，CPU有“踏步等待”现象（由程序控制）b)程序中断方式：IO准备数据时CPU继续工作，在指令执行结束时响应中断（由程序控制）c)DMA方式：主存与IO交换信息时由DMA控制器控制，在存取周期结束时响应DMA请求（由硬件控制）d)通道方式：通过IO指令启动通道，通道程序放在主存中（由硬件控制）(二)外部设备1.输入设备——键盘，鼠标2.输出设备a)显示器●分类●阴极射线管（CRT）●液晶（LCD）●发光二极管（LED）●参数●屏幕大小，分辨率，灰度级，刷新频率●显示存储器（VRAM）●容量=分辨率*灰度级位数●带宽=容量*帧频●打印机3.外存储器a)磁盘存储器●组成●存储区域：磁头，柱面，扇区●硬盘存储器：磁盘驱动器，磁盘控制器，盘片●工作过程：寻址，读盘，写盘对应的控制字，串行读写●性能指标●容量●记录密度●平均存取时间●数据传输率b)磁盘阵列RAID——利用磁盘廉价的特点提高存储性能，可靠性和安全性c)光盘存储器d)固态硬盘SSD——采用FLASH Memory记录数据(三)IO接口1.主要功能a)设备选址功能：地址译码和设备选择b)传送命令c)传送数据：实现数据缓冲和格式转换d)反应IO设备的工作状态2.基本结构a)设备选择电路，命令寄存器和命令译码器，数据缓冲寄存器DBR，设备状态标记，控制逻辑电路b)内部接口和外部接口3.编址a)统一编址——与存储器共用地址，用访存命令访问IO设备b)独立编址：单独使用一套地址，有专门的IO指令4.分类a)数据传送方式：并行接口，串行接口b)主机访问IO设备的控制方式●程序查询接口●中断接口●DMA接口c)功能选择的灵活性●可编程接口●不可编程接口(四)IO方式1.程序查询方式：CPU与IO串行工作，鼠标，键盘2.程序中断方式a)中断系统●中断的基本概念●工作流程●中断请求●分类●中断请求标记触发器INTR●中断响应●中断响应的条件●中断判优●软件：查询程序●硬件：排队器●优先级的设置●中断处理●中断隐指令●关中断●保存断点PC●引出中断服务程序●中断服务程序●单重中断与多重中断●中断服务程序的具体步骤●中断屏蔽技术●屏蔽字●程序执行轨迹b)程序中断方式●工作流程●CPU占用情况●中断响应（隐指令）●中断服务程序3.DMA方式a)DMA控制器●组成●主存地址计数器：存放要交换数据的主存地址●传送长度计数器：记录传送数据的长度●数据缓冲寄存器：暂存每次传送的数据●DMA请求触发器：设备准备好数据后将其置位●控制/状态逻辑：由控制和时序电路及状态标志组成●中断机构：数据传送完毕后触发中断机构，提出中断请求●主要功能●传送前：接受外设的DMA请求，向CPU发出总线请求，接管总线控制权●传送时：管理总线，控制数据传送，确定主存单元地址及长度，能自动修改对应参数●传送后: 向CPU报告DMA操作的结束b)传送过程●预处理：CPU完成寄存器初值设置等准备工作●数据传送：CPU继续执行主程序，DMA控制器完成数据传送●后处理：CPU执行中断服务程序做DMA结束处理。
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16
A0 A1
…
A5
1
1
地 址 反 相 器
…
X 译 码 器
2
… …
驱 动 器
2
… …
6
2 1
64×64=4096 存储矩阵
()
64
64 1 …… 64
I/O 电路 Y 译码器
输出驱动
输出
1 2 …… 64
地址反相器(6)
控制电路
输入
…
A6 A7
A11
13
读/写 片选
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计算机组成原理
第三章 存储器及存储系统
D
19
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计算机组成原理
3．动态MOS RAM芯片实例
64 条行 选择线的 译码器
32×128 存储元 128 输出放大器 32×128 存储元
128 条列选择线的 译码器和 I/O 门
64 条行 选择线的 译码器
32×128 存储元 128 输出放大器 32×128 存储元
7b 锁存器
2. 按存取方式分类 （1）随机存储器（RAM，Random Access Memory）
（2）串行访问存储器（SAS，Serial Access Storage） 串行存储器又可分为顺序存取存储器（SAM， Serial Access Memory）和直接存取存储器 （DAM，Direct Access Memory）。 （ 3 ） 只 读 存 储 器 （ ROM ， Read-Only Memory）
另一个与存取时间指标相近的速度指标是存取周期 （Memory Cycle Time），用TＭ表示，TＭ表示存储器 作连续访问操作过程中一次完整存取操作所需的全部时 间。所以存取周期是指连续启动两次独立的存储器操作 （如连续两次读操作）所需间隔的最小时间。通常存取 周期略大于存取时间，即TＭ> TＡ。
计算机组成原理
第三章 存储器及存储系统
第三章 存储器及存储系统
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1
计算机组成原理
第三章 存储器及存储系统
3.1 存储器概述
3.1 .1 存储器分类
1. 按存储介质分类 （1） 半导体存储器
（2） 磁表面存储器。
（3） 激光存储器
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2
计算机组成原理
第三章 存储器及存储系统
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3.2.3 主存储器的基本操作
第三章 存储器及存储系统
CPU
MDR MAR
地址总线 k 位
数据总线 n 位
Read Write MAC 控制总线
10
主存容量 2k 字
字长 n 位 MEM
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3.3 半导体存储器芯片 3.3.1 静态MOS存储器 1．静态MOS存储元
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第三章 存储器及存储系统
2. 存取时间 信息存入存储器的操作叫写操作，从存储器取出信
息的操作叫读操作，读/写操作统称作“访问”。从存 储器接收到读（或写）申请命令到从存储器读出（或写 入）信息所需的时间称为存储器访问时间（Memory
Access Time）或称存取时间，用TＡ表示。 3. 存取周期
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计算机组成原理
第三章 存储器及存储系统
3.2.2 主存储器的基本结构 它由存储体加上一些外围电路构成。外围电路包括地址 译码驱动器、数据寄存器和存储器控制电路等。
地址 n 位 (CPU)
地 址 译 码 2n 驱 动 器
存储体
…
(CPU) R/W 控制线路
9
m位
数据寄存器 m位 (CPU)
3.3.2动态MOS存储器
1．四管动态存储元
T9 预先
字选择线(X)
第三章 存储器及存储系统
ED T10 预先
T5 A T1
B T6 T2
CD D
T7 (I/O)
位选择线(Y)
18
CD D
T8 (I/O)理
2．单管动态存储元
字选线
第三章 存储器及存储系统
T1 C
数据线
CD
X 地址 译码线
第三章 存储器及存储系统 VCC
T3
T4
T5 A
B T6
T1
T2
D
D
T7
T8
(I/O)
接 Y 地址译码线
11
(I/O)
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计算机组成原理
第三章 存储器及存储系统
Source
Grid
Drain
N-
N-
P+基体
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2．静态MOS存储器的组成
第三章 存储器及存储系统
（行）
7b 锁存器
（列）
第三章 存储器及存储系统
输出锁 存器和 缓冲器
DOUT
RAS
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计算机组成原理
4．存储器的读操作
第三章 存储器及存储系统
地址 CS
D OUT
t RC t
A
t CO
tCX
t OTD
t OHA
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计算机组成原理
4．存储器的写操作
地址
CS
WE
tAW
第三章 存储器及存储系统
tWC
tW
tWR
DOUT
tDTW
tDW
tDH
DIN
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计算机组成原理
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计算机组成原理
CPU 寄 存 器 组
第三章 存储器及存储系统
Cache 高速缓冲 存储器
主机
6
主外 存存
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计算机组成原理
第三章 存储器及存储系统
3.2 主存储器
3.2.1 主存储器的技术指标
主存储器的性能指标主要是存储容量、存取时间和存取 周期。 1. 存储容量
在一个存储器中可以容纳的主存储器的单元总数通常称 为该存储器的存储容量。存储容量通常用字节，符号为 B（Byte）作单位。
3．静态MOS存储器芯片实例（Intel 2114)
A3 A4 A5
输入数 …
输入数
VCC GND
A6
据控制 …
据控制
A7
A8
……
I/O1
I/O2
输入数
列 I/O 电路
据控制
I/O3
列选择缓冲
I/O4 A0 A1 A2 A3
CS
&
& WE
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计算机组成原理
第三章 存储器及存储系统
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计算机组成原理
第三章 存储器及存储系统
3．按信息的可保存性分类 断电后信息就消失的存储器称为非永久记忆的存储器。
断电后仍能保持信息的存储器称为永久性记忆的存储器。
4．按在计算机系统中的作用分类 根据存储器在计算机系统中所起的作用，存储器可分为
主存储器（内存）、辅助存储器（外存）、缓冲存储器、 控制存储器等。
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4
计算机组成原理
3.1.2 存储器的分级结构
第三章 存储器及存储系统
中央处理器能直接访问的存储器称为内部存储器，它包括高 速缓冲存储器和主存储器。中央处理器不能直接访问外存储器， 外存储器的信息必须调入内存储器后才能为中央处理器进行处 理。
1．高速缓冲存储器（Cache） 2．主存储器 3 ．外存储器