简易数字频率计答辩报告
简易数字式频率计实验报告
电子线路课程设计报告姓名：学号：专业：电气工程及其自动化日期：2012.10.302012-10-301 引言《电子线路课程设计》是一门理论和实践相结合的课程。
它融入了现代电子设计的新思想和新方法，架起一座利用单元模块实现电子系统的桥梁，帮助学生进一步提高电子设计能力。
对于推动信息电子类学科面向21世纪课程体系和课程内容改革，引导、培养大学生创新意识、协作精神和理论联系实际的学风，加强学生工程实践能力的训练和培养，促进广大学生踊跃参加课外科技活动和提高毕业生的就业率都会起到了良好作用。
在电子技术中，频率是最基本的参数之一，并且与许多电参量的测量方案、测量结果都有十分密切的关系，因此，频率的测量就显得更为重要。
若配以适当的传感器还可以对许多物理量进行测量，它被广泛应用与航天、电子、测控等领域。
测量频率的方法有多种，其中电子计数器测量频率具有精度高、使用方便、测量迅速，以及便于实现测量过程自动化等优点，是频率测量的重要手段之一。
电子计数器测频有两种方式：一是直接测频法，即在一定闸门时间内测量被测信号的脉冲个数；二是间接测频法，如周期测频法。
直接测频法适用于高频信号的频率测量，间接测频法适用于低频信号的频率测量。
数字频率计是计算机、通讯设备、音频视频等科研生产领域不可缺少的测量仪器。
它是一种用十进制数字显示被测信号频率的数字测量仪器。
它的基本功能是测量正弦信号，方波信号及其他各种单位时间内变化的物理量。
在进行模拟、数字电路的设计、安装、调试过程中，由于其适用十进制内变化的物理量。
在进行模拟、数字电路的设计、安装、调试过程中，由于其使用十进制数显示，测量迅速，精确度高，显示直观，经常要用到频率计。
2简易数字式频率计原理2.1 电子计数器测频原理周期性信号在单位时间内重复出现的次数，称为电流/电压的频率。
频率计又称为频率计数器，是一种专门对信号频率进行测量的电子测量仪器，不论频率计技术指标如何定义，其基本工作原理都类似，频率测量原理如图1。
数字频率计实验报告 -回复
数字频率计实验报告 -回复数字频率计实验报告回复首先，非常感谢您能够完成数字频率计实验，并撰写如此详细和全面的实验报告。
我非常认真地阅读了您的报告，并在此回复中提供我的意见和建议。
首先，您在实验目的和背景部分清楚地介绍了数字频率计的基本原理和应用。
这对于读者来说是非常有帮助的，因为他们可以了解实验的重要性和目标。
然而，我建议在这一部分添加一些实际应用的例子，以更好地说明数字频率计的实用性。
接下来，您对实验装置和原理的描述很准确，虽然有些部分可能会对初学者来说有点复杂。
我建议在实验装置和原理部分加入一些图表来帮助读者更好地理解。
另外，如果可能的话，您可以为实验装置的组装过程提供更详细的说明或步骤，以便读者根据您的描述和图表来复制实验。
实验过程部分非常详细，读者可以根据您的描述和步骤来重复实验。
但我认为您可以在实验过程中提供一些更多的背景知识，比如数字频率计是如何计算频率的，或者为什么使用特定的测试电路等。
这样可以帮助读者更好地理解实验的工作原理。
对于实验结果的分析和讨论部分，您提供了准确的数据和图表，并对实验结果进行了详细的解释。
我认为这部分非常出色，但您可以再深入分析一些结果，比如为什么在某些情况下频率计的测量结果与理论值有差异。
这将使读者更好地理解实验结果，并对实验结果的可靠性有更全面的认识。
最后，您对实验的总结和结论非常到位，概括地总结了实验的目标、装置、过程和结果。
您还提供了一些建议，以进一步提高实验的可靠性和准确性。
我认为这部分非常好，但如果您可以提供一些未来研究的方向或建议，读者将能够更好地理解数字频率计的潜力和应用领域。
总之，您的实验报告非常出色，详细而全面地描述了数字频率计实验的目的、装置、过程和结果。
我相信您的努力和研究将对数字频率计的进一步发展和应用产生积极的影响。
再次感谢您的努力和分享。
祝您在未来的研究工作中取得更大的成功！谨致问候，XXX。
频率计实验报告(二)
频率计实验报告（二）引言概述：本文是关于频率计实验报告的第二篇。
在上一篇实验报告中，我们介绍了频率计的原理和使用方法。
在本文中，我们将继续讨论频率计的准确性、稳定性以及实验中可能遇到的问题和解决方法。
通过本次实验，我们将深入了解频率计的性能和应用情况。
正文：一、频率计的准确性1. 选择合适的输入信号：合适的输入信号能够提高频率计的准确性。
应根据实际需求选择合适的信号源，例如使用稳定的标准信号源进行校准，或者根据被测信号的特点进行合理选择。
2. 校准频率计：频率计应定期进行校准，确保准确性。
校准过程中需注意输入电平、信号形状等因素对准确性的影响，及时进行调整和校准，提高频率计的准确性。
二、频率计的稳定性1. 加强电源管理：频率计的稳定性与供电电压、电源干扰等因素密切相关。
合理管理电源，选择稳定的供电电压，避免电源波动对频率计稳定性的影响。
2. 提高抗干扰能力：频率计应具备一定的抗干扰能力，可以通过加装滤波器、进行屏蔽等方式减小外部干扰对频率计的影响，提高稳定性。
3. 保持恒温环境：频率计对环境温度敏感，应保持恒温环境，避免温度变化对频率计稳定性的影响。
三、实验中可能遇到的问题及解决方法1. 频率计读数不稳定：可能是由于输入信号波动引起的，可以尝试增加信号源的稳定性或调整信号输入方式。
2. 频率计误差较大：可能是由于输入电平过高或过低导致的，可以通过减小或增大输入信号电平进行调整。
3. 频率计显示故障：可能是由于设备故障引起的，可以检查设备连接是否正常、是否存在损坏等问题，并进行相应维修或更换操作。
四、实验中的注意事项1. 注意输入信号的频率范围：在实验中应选择适合频率范围的输入信号，避免超出频率计的测量范围。
2. 避免过高电压输入：过高的输入电压可能导致频率计损坏或显示异常，需根据设备的额定电压进行输入控制。
3. 防止外界干扰：实验时需注意周围环境的电磁干扰，如尽量远离其他电磁辐射源，以确保测量准确性和稳定性。
基于51单片机的数字频率计答辩PPT
研究方法
分频模块
论文分析
论文总结
本次设计选择74HC390芯片来实现对原始频率信号进行100分频的 功能。
尽管单片机速度已经很快了，其执行指令的速度已经达到了微妙 级别，但是对于一些高频信号，靠计数器来计算他们的频率也会显得力 不从心。如果来自外部的待测的输入信号，频率过高，单片机无法准确 的计算出其频率值，为此，需要加入一个分频电路，以此来降低输入信 号的频率，计算经过降频后的频率值再乘回降频倍数将能有效解决高频 信号无法正常测量的问题，对于低频信号则无需回乘，直接计数未降频 的数值即可。这样的高低配就能解决无法测量高频信号的弊端。最终直 接测出或换算出的频率在LCD1602液晶显示屏上显示。
经过放大的原始信号从 74hc14的1号脚输入，2号脚输出， 2号脚输出作为3号脚的输入，以 此类推，相当于整形了3次，本次 所采用的整形模块（74HC14）内 部有共计6个施密特触发器，可以 只使用一个，为了充分利用以及 保证整形效果，使用了3个施密特 触发器，最终信号从6号脚以方波 输出。
研究背景
研究背景
研究方法
论文分析
显示模块
论文总结
LCD1602在市面上应用十分普遍，其是基于HD44780液晶芯片 的，市场上大部分液晶显示芯片都是基于HD44780，在购置地附带 了一份LCD1602中文资料，网上介绍也十分齐全。本次购置的是带背 光的有16条引脚线的LCD1602，对比于普通的14条引脚线，其多出 来的2条线是背光电源线VCC(15引脚)和接地线GND(16引脚)，其控 制原理与14脚的LCD并无差别。
研究背景
研究方法
仿真图
论文分析
论文总结
研究背景
研究方法
论文分析
数字频率计开题答辩
具体模块
分频电路：通过分频提 高所测信号的
频率范围，采用 CD4022芯片分频。
进度及后续 计划
目前，完成了文献翻译，部分论文排版撰写。 硬件方面到了电路测试的阶段，待仿真测试 完毕，进行实际电路测试。
下一阶段计划：硬件与软件调试完成，并将 按照论文标准格式添加剩下论文的内容，对 格式和全文内容进行修改，交于老师检查。
主体框架 图
被测信号
电压比较电 路
放大电路
分频电路
显示电路
控制电路
具体模块
一．控制电路：以STM32F103RBT6单片机为控制核心， 完成待测信号的计数，译码和显示以及对分频比的控制。 利用其内部的定时/计数器完成待测信号的周期、频率、 占空比、脉宽测量。
二．被测信号：通过函数信号发生器产生正弦波、矩形波、 三角波常见的信号输出，电压幅度为0-5V。
三．显示电路：通过LCD12864显示所测信号的频率、周 期、占空比、脉宽。
具体模块
电压比较电路：比较所测信号电压变化 的范围，小于1V需要进行放大处理。主要 采用LM119作为高速比较器芯片。
具体模块
放大电路：将小于Biblioteka V 的被测信号进行放大处理后，在输送给 分频电路。此次
选用MC33272芯片作 为高速运放芯片。
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数字频率计设 计
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目录
CONTENTS
01 背景及意义 02 英文文献题目 03 主要内容及要求 04 测量原理 05 主体框架图 06 具体模块
背景及意义
英文文献题 目
Design of Equal Precision Frequency Meter Based on FPGA
简易频率计实验报告
实验二简易数字频率计实验目的：（1）学会各种简易数字频率计的设计方法（2）学会VHDL的多进程及多层次设计方法实验原理：设计一个四位数字频率计，此频率计共分四档。
一档：0~9999Hz二档：10~99.99kHz三档：100~999.9kHz四档：1~10MHz分频器模块FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
测频模块FTEST,是整个程序的核心，此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LOCK模块用来锁存数据。
实验内容：在MAX+plusII中用VHDL语言输入FEN2 、MUX21、CD源程序，保存名字与实体名一致，后缀为vhd,选择目标器件为EP1K30TC144-3，然后进行编译、仿真。
参考程序：1、FEN通过对1Hz的时钟的分频得到0.5Hz的时钟信号。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY fen ISPORT(clk:IN STD_LOGIC;q:OUT STD_LOGIC);END fen;ARCHITECTURE fen_arc OF fen ISBEGINPROCESS(clk)VARIABLE x:STD_LOGIC;BEGINIF clk'EVENT AND clk='1'THENx:=NOT x;END IF;q<=x;END PROCESS;END fen_arc;波形仿真图：2、FTSET此模块完成在1s的时间内对被测信号计数的功能，并通过输出数据实现自动换挡的功能。
LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;ENTITY ftest ISPORT(clr,Fx,door:IN STD_LOGIC;alm:OUT STD_LOGIC;q3,q2,q1,q0,dang:OUT STD_LOGIC_VECTOR(3 DOWNTO 0));END ftest;ARCHITECTURE CORN_ARC OF ftest ISBEGINPROCESS(door,Fx)VARIABLE c0,c1,c2,c3,c4,c5,c6 :STD_LOGIC_VECTOR(3 DOWNTO 0);VARIABLE x:STD_LOGIC;BEGINIF Fx'EVENT AND Fx='1'THENIF door='1'THENIF c0<"1001"THENc0:=c0+1;ELSEc0:="0000";IF c1<"1001"THENc1:=c1+1;ELSEc1:="0000";IF c2<"1001"THENc2:=c2+1;ELSEc2:="0000";IF c3<"1001"THENc3:=c3+1;ELSEc3:="0000";c4:=c4+1;ELSEc4:="0000";IF c5<"1001"THEN c5:=c5+1;ELSEc5:="0000"; IF c6<"1001"THEN c6:=c6+1;ELSEc6:="0000";alm<='1';END IF;END IF;END IF;END IF;END IF;END IF;END IF;ELSEIF clr='0'THENalm<='0';END IF;c6:="0000";c5:="0000";c4:="0000";c3:="0000";c2:="0000";c1:="0000";c0:="0000";END IF;IF c6/="0000"THENq3<=c6;q2<=c5;q1<=c4;q0<=c3;dang<="0100";ELSIF c5/="0000"THEN q3<=c5;q2<=c4;q1<=c3;q0<=c2;dang<="0011";q3<=c4;q2<=c3;q1<=c2;q0<=c1;dang<="0010";ELSEq3<=c3;q2<=c2;q1<=c1;q0<=c0;dang<="0001";END IF;END IF;END PROCESS;END CORN_ARC;波形仿真图：3、LOCK模块LIBRARY IEEE;USE IEEE.STD_LOGIC_1164.ALL;ENTITY LOCK ISPORT(A0,A1,A2,A3,A4:IN STD_LOGIC_VECTOR(3 DOWNTO 0);q0,q1,q2,q3,q4:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);clk:IN STD_LOGIC);END LOCK;ARCHITECTURE ART OF LOCK ISBEGINPROCESS(clk)BEGINIF(clk'EVENT AND clk='1')THEN q0<=A0;q1<=A1;q2<=A2;q3<=A3;q4<=A4;END IF;END PROCESS;END ART;波形仿真图：顶层仿真波形：实验结果：实现了四位数字频率计的设计。
简易数字频率计答辩报告
同 步 化 闸 门 启 动 定 时 器
T0
AT89C51
键 盘 中 断 与 显 示 时 间 调 节
T0 =1μs
f0=12MHz
C51单片机定时器的结构与方式字
闸门时间
fX =N / TS
图1.6.1 计数式测频的原理方框图
时标
TX = N T0 / k
图 1.6.3 计数式测周期的原理框图
图 1.4.5 频 率 计 的 测 量 流 程
1
P1.6=0 P1.7=1
√
主 程 序 流 程 图
2Hale Waihona Puke 3 4(5
√
6 7
√ √
8
续 前 ︶ 主 程 序 流 程 图
1.5 测试方案
1.5.1测试步骤与方法概述 先对三个子系统分别进行测试,最后将三个子系统 互连起来，进行整个系统的总体测试。 1.5.2频率计子系统的测试步骤与方法 1.输入通道模拟电路部分测试步骤与方法 2.综合数字功能模块的测试步骤与方法
1.3 系统级和子系统级设计 1.3.1 系 统 级 框 图
频率计的面板布置图
1.3.2 子 系 统 级 总 体 框 图
1) 频率计子系统的划分
测量控制及 功能切换逻辑
2)各个子系统的主要技术指标及其组成
(1) 输入通道 （考虑发挥部分要求时） 带宽:0~10MHz; 输入电阻:1M; 增益:2/0.02=100(用TTL整形级时) (2) 多周期同步等精度测量控制及功能切换逻辑 计数器容量:107～108; 工作频率:≥10MHz (3) 单片机子系统(根据下列要求选用AT89C51)
（3） 脉冲宽度测量
a.测量范围 信号：脉冲波 幅度：0.5V～5V[注] 脉冲宽度≥100μs b.测试误差≤0.1%
频率计实验报告1
简易的数字频率计实验报告逻辑与数字系统设计——实验部分作者姓名班级学号一、实验目的1．学习数字系统设计的步骤和方法；2．学习QUARTUS II的编译环境，和VHDL编程语言；3．熟悉ALTERA公司的MAX7000S系列的使用及程序下载方法；二、实验内容本实验要求设计并实现简易的数字频率计电路，要求可以实现以下功能：(1) 频率计的频率测量范围：最低要求0~9999Hz。
(2) 闸门时间为1s，测量结果以十进制数字显示。
(3) 设计一位复位键，对频率计进行清零复位。
(4) 利用实验箱上的四个七段数码管显示频率计结果，要求显示结果稳定，无闪烁。
三、实验任务1. 设计频率计的原理图，完成频率计子模块的功能设计；2. 在QUARTUS II环境下，建立新工程文件；3. 新建VHDL文件，完成各个子模块的VHDL编程，并利用QuartusII的工具生成相应的原理图文件；4. 在QUARTUS II环境下，新建原理图文件（注意：原理图文件名应与新建的工程文件名相同），完成各个模块之间的电路连接；5. 电路的功能仿真，验证设计的正确性；6. 为电路分配输入输出引脚，生成.pof文件；6. 下载.pof文件到MAX7128SL84-15；7. 连接MAX7128SL84-15与实验箱，并利用信号发生器和示波器检验频率计是否正常工作并测试频率计的相对误差；8. 撰写实验报告。
四、考核方法实验成绩由三个部分组成：考核内容所占分值频率计设计合理，编译通过，功能仿真结果正确30分程序可以正常下载，连接实验箱后频率计能够正常工作30分频率计工作稳定性好，误差小，测量范围广（1.2MHz以上）10分实验报告内容详实，叙述准确30分五、实验原理5.1 Max7000S系列开发板简介MAX7000系列是高密度，高性能的CMOS CPLD，采用先进的0.8um CMOS E2PROM技术制造。
MAX7000系列提供600-5000个可用门，引线端子到引线端子的延时为6ns。
课程设计实验报告(简易频率计)
实验二：简易电子琴一、实验目的（1）学习采用状态机方法设计时序逻辑电路。
（2）掌握ispLEVER 软件的使用方法。
（3）掌握用VHDL 语言设计数字逻辑电路。
（4）掌握ISP 器件的使用。
二、实验所用器件和设备在系统可编程逻辑器件ISP1032一片示波器一台万用表或逻辑笔一只TEC-5实验系统，或TDS-2B 数字电路实验系统一台三、实验内容设计一个简易频率计，用于测量1MHz 以下数字脉冲信号的频率。
闸门只有1s 一档。
测量结果在数码管上显示出来。
不测信号脉宽。
用一片ISP芯片实现此设计，并在实验台上完成调试。
实验设计：1.产生准确闸门信号（1s）。
100kHz时钟经100K分频（一次完成），再经2分频产生方波，1s 用于计数，1s用于显示结果（及清零）；2. 利用闸门信号控制一个计数器对被测脉冲信号进行计数， 1s内计数的结果就是被测信号的频率；3.每次对被测信号计数前，自动清零；4. 计数器采用十进制；5.显示频率值上下浮动，要修改源代码。
6.数码管高低位的接线。
VHDL源代码：library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity fget isport(clk:in std_logic; --输入时钟源 bclk:in std_logic;kout:out std_logic_vector(26 downto 0));end fget;architecture top of fget iscomponent divideport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end component;component gateport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0));end component;component saveport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end component;signal scl:std_logic;signal sco:std_logic;signal sro:std_logic;signal sop:std_logic_vector(26 downto 0);BEGINu1:divide PORT MAP(clk,scl,sco,sro);u2:gate PORT MAP(bclk,scl,sco,sop);u3:save PORT MAP(sop,sro,kout);end;--闸门模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity gate isport(bc1:in std_logic;cl1:in std_logic;co1:in std_logic;op:out std_logic_vector(26 downto 0) --5个8421,一个七段译码);end;architecture art2 of gate iscomponent cnt10 --十进制计数模块port(clk2:in std_logic;en:in std_logic;--使能端clr:in std_logic;--重置qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end component;component seventranse --七段模块port(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end component;signal scout1:std_logic;--输出(十进制)signal scout2:std_logic;signal scout3:std_logic;signal scout4:std_logic;signal scout5:std_logic;signal scout6:std_logic;signal qout1:std_logic_vector(3 downto 0);--8421（下同）signal qout2:std_logic_vector(3 downto 0);signal qout3:std_logic_vector(3 downto 0);signal qout4:std_logic_vector(3 downto 0);signal qout5:std_logic_vector(3 downto 0);signal qout6:std_logic_vector(3 downto 0);signal op2: std_logic_vector(6 downto 0);--七段beginr1:cnt10 PORT MAP(bc1,co1,cl1,qout1,scout1);r2:cnt10 PORT MAP(scout1,co1,cl1,qout2,scout2);r3:cnt10 PORT MAP(scout2,co1,cl1,qout3,scout3);r4:cnt10 PORT MAP(scout3,co1,cl1,qout4,scout4);r5:cnt10 PORT MAP(scout4,co1,cl1,qout5,scout5);r6:cnt10 PORT MAP(scout5,co1,cl1,qout6,scout6);t1:seventranse PORT MAP(qout6,op2);process(co1)beginif (co1'event and co1='0') thenop<=op2&qout5&qout4&qout3&qout2&qout1;--结果显示end if;end process;end;--寄存器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity save isport(op1:in std_logic_vector(26 downto 0);ro1:in std_logic;eout:out std_logic_vector(26 downto 0));end entity;architecture art4 of save issignal temp:std_logic_vector(26 downto 0);beginprocess(ro1)beginif ro1'event and ro1='1'then --上升沿判断temp<=op1;end if;eout<=temp;end process;end art4;--十进制计数器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity cnt10 isport(clk2:in std_logic;en:in std_logic;clr:in std_logic;qout:out std_logic_vector(3 downto 0 );cout:out std_logic);end entity;architecture art3 of cnt10 issignal temp:std_logic_vector(3 downto 0 );beginprocess(clk2,en,clr)beginif (clr='1') then --重置时清0temp<="0000";elsif (en='1') thenif(clk2'event and clk2='1')then --上升沿判断进位if(temp="1001")thentemp<="0000";elsetemp<=temp+1;end if;end if;end if;end process;qout<=temp;cout<='1' when temp="1001" else '0';end art3;--分频模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity divide isport(clk1:in std_logic;cl:out std_logic;co:out std_logic;ro:out std_logic);end;architecture art1 of divide issignal preclk:std_logic;signal temp1:std_logic;signal temp2:std_logic;beginp1: process(clk1) --先进行2500分频variable count:integer range 0 to 2500;beginif clk1'event and clk1='1'thenif count=2499 thencount:=0;preclk<='1';else count:=count+1;preclk<='0';end if;end if;end process;p2: process(preclk) --依次二分频实现闸门beginif preclk'event and preclk='1'thentemp2<=not temp2;end if;end process;p3: process(temp2)variable count2:std_logic;beginif temp2'event and temp2='1'thencount2:=not count2;if count2='1'thenco<='1';temp1<='0';else co<='0';temp1<='1';end if;end if;end process;p4:process(temp2)beginif (temp1='1' and temp2='0') thencl<='1';elsecl<='0';end if;end process;ro<=temp1;end;--七段译码器模块library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seventranse isport(clk6:in std_logic_vector(3 downto 0 );op2:out std_logic_vector(6 downto 0 ));end entity;architecture art5 of seventranse isbeginprocess(clk6)begincase clk6 iswhen "0000"=> op2<="1111110";when "0001"=> op2<="0110000";when "0010"=> op2<="1101101";when "0011"=> op2<="1111001";when "0100"=> op2<="0110011";when "0101"=> op2<="1011011";when "0110"=> op2<="1011111";when "0111"=> op2<="1110000";when others=> op2<="0000000";end case;end process;end art5;四、实验小结：实验要求用闸门信号控制计数器计时，于是在十进制计数器模块中添加使能信号en（en=‘1’计数器进行加1 计数，en=‘0’时计数器保持），将闸门信号作为使能信号接入，即可实现1s计数，1s显示。
简易数字频率计课程设计报告
简易数字频率计课程设计报告《简易数字频率计课程设计报告》一、设计目的和背景随着科技的不断发展和普及，计算机已经成为人们生活中不可或缺的一部分。
而数字频率计作为一种常见的电子测量仪器，在工业控制、电信通讯等领域有着广泛的应用。
本课程设计旨在通过设计一款简易的数字频率计，以帮助学生深入了解数字频率计的工作原理和设计方法。
二、设计内容和步骤1. 学习数字频率计的基本原理和工作方式：介绍数字频率计的基本功能、硬件组成和工作原理。
2. 设计数字频率计的主要电路：通过研究数字频率计的电路原理图，设计出适用于本设计要求的主要电路。
3. 制作数字频率计的原型：使用电子元器件将电路图中设计的电路进行实际制作，制作出数字频率计的原型。
4. 测试数字频率计的性能：通过对数字频率计进行各种频率波形的测试，验证其测量准确性和稳定性。
5. 优化和改进设计：根据测试结果和用户反馈，对数字频率计的电路和功能进行进一步优化和改进。
三、预期效果和评价标准通过本课程设计，预期学生能够掌握数字频率计的基本工作原理、主要电路设计和制作方法，并且能够针对实际需求进行优化和改进。
评价标准主要包括学生对数字频率计原理的理解程度、电路设计的准确性和创新性，以及对数字频率计性能进行测试和改进的能力。
四、开展方式和时间安排本课程设计可以结合理论学习和实践操作进行，建议分为以下几个阶段进行：1. 第一阶段（1周）：学习数字频率计的基本原理和工作方式。
2. 第二阶段（1周）：设计数字频率计的主要电路。
3. 第三阶段（2周）：制作数字频率计的原型，并进行性能测试。
4. 第四阶段（1周）：优化和改进数字频率计的设计。
总共需要约5周的时间来完成整个课程设计。
五、所需资源和设备1. 教材教辅资料：提供数字频率计的基本原理和电路设计方法的教材或教辅资料。
2. 实验设备和工具：数字频率计的主要电路所需的电子元器件、测试仪器和焊接工具等。
3. 实验环境：提供安全、稳定的实验室环境，以及必要的计算机软件支持。
数字电子技术课程FPGA 数字频率计设计答辩PPT
时序仿真图
2、时序控制模块
（1）En_jishu 引脚输出的是0.5Hz的时钟信号，也就是控制 计数器的1秒钟时钟信号； （2）LOCK_EN 引脚输出的是0.5Hz的锁存器的开启信号； （3）qingling 引脚输出的是占空比为1：4且频率也为0.5Hz的 时钟信号。
3、 计数模块
根据设计要求要实现六位数的测量所以这里 要求设计一个六位数的计数器，本模块电路选 用74HC192来设计这个计数器在本设计中将计 数模块设计成两成
T触发器的介绍
逻辑真值 状态转换图
T=1
Qn
T
Qn+1
0 1
0 1
0 0
1 1
0 1
1 0
T=0
0 T=1
1
T=0
分频模块 本模块主要实现将50MHz 的时钟信号转换成1Hz的时 钟信号。这里选用Verilog硬 件描述语言来设计该模块电 路。
经过QuartusII软件综 合后，电路的模块图 1
4 、设计测试结果
测试结果当跳针在4Hz时数码管上显示 “ 左右、当跳针在512Hz时数码管显示“ 右 数据有误差产生的原因可能有以下几点： （1） EDA实验板上的晶振产生的脉冲频率不稳定； （2） EDA实验板上脉冲经过4606分频后脉冲变得 不稳定； （3）本设计中有很多的门电路，可能各个门电路上 有延时。 ” ”左
各模块电路具体实现
1、时钟分频模块 ：
module clk_div(CLK_in,CLK_out); input CLK_in; output CLK_out; reg CLK_out; reg[25:0] temp; always @(posedge CLK_in) begin if(temp>=25000000) begin temp=0; CLK_out= ~ CLK_out; end else temp=temp+1; end endmodule
简易数字频率计报告
长安大学电子技术课程设计课题名称简易数字频率计班级___ ______姓名____ _ ________指导教师日期____ ____声明：首先这个不是论文的格式，老师如果要求写论文就自己改吧！其次，老师都是按自己和往届的思路给分的，这篇老师的评分不高，祝大家好运了！一、课题名称与技术要求<1>名称：简易数字频率计<2>主要技术指标和要求：1. 被测信号的频率范围100HZ～100KH2. 输入信号为正弦信号或方波信号3. 四位数码管显示所测频率，并用发光二极管表示单位4. 具有超量程报警功能二、摘要本课题主要选择以集成芯片作为核心器件，设计了一个简易数字频率计，以门电路，触发器和计数器为核心，由信号输入、放大整形、闸门电路、计数、数据处理和数据显示等功能模块组成。
放大整型电路：对被测信号进行预处理；闸门电路：由与门电路通过控制开门关门，攫取单位时间内进入计数器的脉冲个数；时基信号：周期性产生一秒高电平信号；计数器译码电路：计数译码集成在一块芯片上，计单位时间内脉冲个数，把十进制计数器计数结果译成BCD码；显示：把BCD码译码在数码管显示出来。
三、方案论证与选择<1>频率测量原理与方法对周期信号的测量方法，常用的有下述几种方法。
1、测频法（M法）对频率为f的周期信号，测频法的实现方法，是用以标准闸门信号对被测信号的重复周期数进行计数，当计数结果为N时，其频率为：f1=N1/TG。
TG为标准闸门宽度，N1是计数器计出的脉冲个数，设在TG期间，计数器的精确计数值为N，根据计数器的技术特性可知，N1的绝对误差是△N1=N±1,N1的相对误差为&N1=（N1-N）/N=（N±1-N）/N=±1/N,由N1的相对误差可知，N（或N1）的数值愈大，相对误差愈小，成反比关系。
因此，在f已确定的条件下，为减小N1的相对误差，可通过增大TG的方法来降低测量误差。
(完整版)简易数字频率计毕业课程设计论文
摘要频率计的基本原理是用一个频率稳定度高的频率源作为基准时钟，对比测量其他信号的频率。
通常情况下计算每秒内待测信号的脉冲个数，此时我们称基础时间为1秒。
基础时间也可以大于或小于一秒。
基础时间越长，得到的频率值就越准确，但基础时间越长则没测一次频率的间隔就越长。
基础时间越短，测的频率值刷新就越快，但测得的频率精度就受影响。
本文数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。
关键词：数显、频率计、时基、protues仿真、555构成多谐振荡器简易数字频率计的设计数字频率计是直接用十进制数字来显示被测量信号频率的一种测量装置，它不仅可以测量正弦波、方波、三角波和尖端冲信号的频率，而且还可以测量它们的周期。
频率，就是周期性信号在单位时间 (1s) 内变化的次数．若在一定时间间隔 T 内测得这个周期性信号的重复变化次数为 N ，则其频率可表示为 f=NT 。
原理框图中，被测信号 Vx经放大整形电路变成计数器所要求的脉冲信号Ⅰ，其频率与被测信号的频率fx相同。
时基电路提供标准时间基准信号Ⅱ，其高电平持续时间t1=1s,当1s信号来到时，闸门开通，被测脉冲信号通过闸门，计数器开始计数，直到1s信号结束时闸门关闭，停止计数。
若在基础时间1S内计数器计得的脉冲个数为N，则被测信号频率fx=NHz。
逻辑控制电路的作用有两个：一是产生锁存脉冲Ⅳ，使显示器上的数字稳定；二是产生“0”脉冲Ⅴ，使计数器每次测量从零开始计数。
1.电路设计方案及其论证1-1 ICM7216D构成数字频率计电路图1.1由ICM7216D构成的数字频率计由ICM7216D构成的10MHZ频率计电路采用+5V单电源供电。
高精度晶体振荡器和构成10MHz并联振荡电路，产生时间基准频率信号，经内部分频后产生闸门信号。
输出分别连接到相应数码显示管上。
ICM7216D要求输入信号的高电平大于3.5V，低电平小于1.9V，脉宽大于50ns，所以实际应用中，需要根据具体情况增加一些辅助电路。
数字频率计设计实训报告
一、实训目的1. 熟悉数字频率计的原理和设计方法。
2. 学会使用数字电路设计工具进行电路设计。
3. 提高实际动手能力，培养创新思维。
4. 增强团队协作意识。
二、实训内容本次实训以设计一款简易数字频率计为目标，主要内容包括：1. 确定设计指标和功能要求。
2. 设计数字频率计的硬件电路。
3. 编写程序实现频率计的功能。
4. 进行电路调试和测试。
三、设计指标和功能要求1. 频率测量范围：1Hz～99.99kHz。
2. 波形测量：正弦波、方波、三角波等。
3. 数码显示：LCD1602液晶显示屏。
4. 量程选择：手动切换。
5. 误差：≤±1%。
四、硬件电路设计1. 信号输入电路：采用LM324运算放大器作为信号放大和整形电路，确保信号幅度在1Vpp以上。
2. 分频电路：采用74HC390计数器进行分频，将输入信号频率降低到计数器可计数的范围内。
3. 计数电路：采用74HC595移位寄存器实现计数功能，计数结果通过串口输出。
4. 显示电路：采用LCD1602液晶显示屏显示频率值。
5. 控制电路：采用AT89C52单片机作为主控制器，负责信号处理、计数、显示和量程切换等功能。
五、程序设计1. 初始化：设置计数器初值、波特率、LCD1602显示模式等。
2. 主循环：检测信号输入、计数、计算频率、显示结果。
3. 信号处理：对输入信号进行放大、整形、分频等处理。
4. 计数：根据分频后的信号频率，对计数器进行计数。
5. 计算频率：根据计数结果和分频系数计算实际频率。
6. 显示：将计算出的频率值通过串口发送到LCD1602显示屏。
7. 量程切换：根据手动切换的量程，调整分频系数。
六、电路调试与测试1. 调试信号输入电路，确保信号幅度在1Vpp以上。
2. 调试分频电路，确保分频后的信号频率在计数器可计数的范围内。
3. 调试计数电路，确保计数器能够正确计数。
4. 调试显示电路，确保LCD1602显示屏能够正确显示频率值。
简易频率计设计实验报告
（2） 、T1 25ms 定时中断服务程序 系 统 时 钟 为 24MHz ， 机 器 周 期 为 0.5us ， 最 大 定 时 时 间 为
65536 0.5us 32.768ms ，我们选用的定时时间为 25ms，定时中断 40 次即可实现 1s 定 时，T1 中断服务程序的流程图如下：
姓 学 专
名： 号： 业：
胡 嗣 维 021240*** 物 理 学 杨 老 师
指导老师：
2015 年 7 月 5 日
简易数字频率计的设计
实验目标：设计一个简易的数字频率计，能实时测量周期信号的频率，并将结果显示出 来，频率测量范围为 0~1MHz
总体方案
1.频率测量基本原理 数字频率计的主要功能是测量周期信号的频率。频率是单位时间内（1s）信号发生周期变 化的次数。如果能在给定的 1s 时间内对周期信号进行计数，并将计数结果显示出来，就实 现了对被测信号的频率测量。 2 实现方法 单片机 AT89S51 内部具有两个 16 位定时/计数器，如果用 T0 对外界周期信号进行计数， T1 作为定时器产生 1s 的定时中断， 在 T1 的定时中断服务程序中读取 T0 的计数值， 即可实 现频率的测量。由于测量的频率范围是 0~1000000Hz（1MHz） ，根据单片机对外部信号的计 数需要两个机器周期才能识别一个脉冲， 所以外部计数脉冲的频率应该小于振荡频率的 1/24. 所以选择 24MHz 才能实现频率测量范围为 0~1000000Hz（1MHz） 。如果系统的频率测量范 围更大，则可以在周期脉冲信号接入 T0 引脚前加分频电路即可。 3 系统硬件设计 系统硬件连接电路图如图所示。系统比较简单，数据处理量不大，因此选用 AT89S51 作为 控制系统的核心。其特点是低功耗、高性能的 CMOS 单片机。AT89S51 单片机采用静态时 钟方式，时钟频率为 0~33MHz。本次我们采用的是 24MHz 的工作频率。频率测量没有大量 的运算和暂存数据，现有的 128B 片内 RAM 已经满足要求，因此不必要外扩片外 RAM。系 统选用 LCD1602 显示频率，因为系统外扩的元件先对比较少，LCD1602 采用 I/O 并行接口 方式和单片机相连。图中
最新基于单片机的数字频率计设计答辩-PPT精品文档
74HC14
R5 C5
68
1000u
U3:A
1 4
CKA CKB
2 MR
74HC390
Q0 Q1 Q2 Q3
3 5 6 7
U3:B
15 12
CKA CKB
14 MR
74HC390
Q0 Q1 Q2 Q3
13 11 10 9
LCD1
LM016L
RS RW E
VSS VDD VEE
C1
30pF
C2
30pF
软件部分设计与分析
本设计的系统软件模块部分大致有频率测量模块、中断操作功能 模块和LCD1602显示功能模块所组成。具体来说软件系统的其他 细节模块还有格式化归零操作的软件功能模块、浮点运算的软件 功能模块、浮点运算软件功能模块和液晶显示器软件功能模块等 各种功能模块组成。
系统整体仿真与测试
4.1 电路整体仿真电路图
程序存储内外部的选择是31管脚。
可编程输入/输出引脚： STC89C52单片机有4组8位的可 编程I/O端口，分别位于P0、P1、 P2、P3口，每一个端口都是有8 位或者8根引脚的，它们一共加 起来有32根引脚。
2.2 波形变换与整形电路 如图所示前级三极管放大的输入信号从74HC14芯片
的1号引脚端输入，74HC14型芯片是一种内部具有6个施 密特触发器的芯片，本设计在刚刚选型时就已经考虑到的 要充分开发使用到这个芯片的大部分功能，本设计使用了 当中三个施密特触发器。变换操作后的脉冲波信号从 74HC14芯片的6号引脚端口输出来。
计数操作的误差、晶振信号频率的 误差和待测信号噪声误差是我们所设计 的这种数字频率计可能会存在的三种主 要误差。
结论与致谢
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2.发挥部分
（1）扩展频率测量范围为0.1Hz～10MHz(信号 幅度： 0.5V ～ 5V[ 注 ]) ，测试误差降低为 0.01% （最大闸门时间≤10s）。 （ 2 ） 测 量 并显 示 周期 脉 冲信 号 （幅 度 0.5V ～ 5V[注] 、频率 1Hz ～1KHz ）的占空比，占空比变 化范围为10%～90%，测试误差≤1%。 （ 3 ）在 1Hz ～ 1MHz 范围内及测试误差≤ 0.1% 的 条 件下，进行小信号的频率测量，提出并实现抗干
①由+5V电源供电，I/O口与TTL电平兼容，并有足够数目的I/O 口；②要有丰富的四则算术运算和逻辑运算指令，指令执行速 度要快；③片内除RAM外还要有EPROM；④至少有两个16位 的定时器 /计数器；⑤有外部中断输入引脚；⑥具有串行通信 口；⑦价格要低廉。
图1.3.4 输入通道组成框图
测 量多 控周 制 期 及 切同 换步 逻 辑等 精
图 1.4.5 频 率 计 的 测 量 流 程
1
P1.6=0 P1.7=1
√
主 程 序 流 程 图
2
3 4
(
5
√
6 7
√ √
8
续 前 ︶ 主 程 序 流 程 图
1.5 测试方案
1.5.1测试步骤与方法概述 先对三个子系统分别进行测试,最后将三个子系统 互连起来，进行整个系统的总体测试。 1.5.2频率计子系统的测试步骤与方法 1.输入通道模拟电路部分测试步骤与方法 2.综合数字功能模块的测试步骤与方法
1.1.4 尚未涉及的其它问题
1）脉宽测试误差的分析 被测脉宽≥100μs，测试误差≤0.1%，可以达到。 2）脉冲占空比测误差的分析 被测脉冲频率 1Hz ～1KHz ，占空比 10%～90%， 幅度0.5V～5V；要求误差≤1%，可以达到。 3）被测信号幅度、频率范围及输入通道放大器 自认0.02V，频率0.1Hz～10MHz, 输入电阻1MΩ 4）稳压电源的设计 估计数字电源±5V,1A;模拟电源±5V;±6～15V, 均为200mA
软件测试的主要工具仍然是仿真器。应当先 测试子程序，后测试主程序。
测试中要灵活运用插入暂停、局部循环指令以 及仿真器的单步调试功能。并用直流电压表或 示波器去测量硬件上的有关电平或波形。
4. 总 体 测 试 所有子系统均测试通过后,才能将它们全部互连 起来进行总体测试。这时所用的仪器主要是：函 数发生器；通用计数器（可测量频率、周期、时 间等）；交流电压表；示波器。它们的工作频率 应覆盖0～20MHz。 电源接通后，检查频率计默认测频工作状态以 及自检功能是否正常，然后用函数发生器作为测 试信号源，同时接到所制作的频率计和通用计数 器的输入端，按设计任务书要求的测量项目逐个 进行测试，将频率计和通用计数器的读数分别记 录下来。计算各个测量项目的测量误差，并与任 务书要求进行比较。
1.3 系统级和子系统级设计 1.3.1 系 统 级 框 图
频率计的面板布置图
1.3.2 子 系 统 级 总 体 框 图
1) 频率计子系统的划分
测量控制及 功能切换逻辑
2)各个子系统的主要技术指标及其组成
(1) 输入通道 （考虑发挥部分要求时） 带宽:0~10MHz; 输入电阻:1M; 增益:2/0.02=100(用TTL整形级时) (2) 多周期同步等精度测量控制及功能切换逻辑 计数器容量:107～108; 工作频率:≥10MHz (3) 单片机子系统(根据下列要求选用AT89C51)
图1.4.1输入通道中模拟电路部分的详细设计图
图1.4.2被测信号边沿选择电路
图1.4.3被测信号边沿选择电路的工作波形图
用ispLSI 1032来实现
图 1.4.4 由ispPLD实现的（虚线框内）综合数字模块子系统的总图
辅 助 数 字 部 件 共 10 个
① 脉冲边沿选择电路；② 预置闸门时间选择 计数器和指示驱动电路；③ 通道条件码输入 接口；④ 闸门灯驱动器；⑤按键接口电路； ⑥ 单/双通道选择信号产生逻辑；⑦ 低12bit 时间计数器、28bit事件计数器；⑧ 前述两个 计数器与单片机的接口逻辑（可寻址的8bit的6 选1多路选择器）；⑨ 驱动LED数码显示器的 98 位移位寄存器及缓冲器（包含单位符号指 示灯驱动电路在内）；⑩ 1MHz 时标信号及 1Hz脉冲发生器电路。 用ispLSI 1032来实现
1.2 设 计 方 案 讨 论
1.2.1 方 案 的 选 择
1. 测量方法的选择 选用多周期同步测量法 2. 实现技术的选择 ①纯硬件实现法（可选的器件有通用的 SSI/MSI/LSI 集成电路、专用集成电路、可编 程逻辑器件——如isPLD器件等）； ②纯软件实现法（可选的平台有PC机、单片机、 DSP器件等）； ③软硬件相结合的实现法 （由①、②中选择与组 合）。——选此实现技术
扰的措施。
题
解
部
分
1.1题目分析 1.1.1设计者特定背景知识的自查与准备 1.1.2顶层要求的确认——要实现的测量功能以 及测量精度。即明确 “做什么”以及“做到何 种程度”——即质量的要求：
① 测量功能：测频、测周期、测脉冲宽度以及测脉 冲的占空比（发挥部分）。 ② 测频、测周期、测脉冲宽度的误差：≤0.1%； 测占空比的误差：≤1%。(发挥部分） (10-3)
(P.52 P.53)
SR=0.5V/s
SR=2π f X Um
Um= 0.5/2 π0.1 0.8V
最小输入信号的峰值:
Uimin=0.02 2 V Um / Uimin 30
要求放大级的增益：GA
（3） 脉冲宽度测量
a.测量范围 信号：脉冲波 幅度：0.5V～5V[注] 脉冲宽度≥100μs b.测试误差≤0.1%
（4）显示器 十进制数字显示，显示刷新时间1～10秒 连续可调，对上述三种测量功能分别采用不同颜色的 发光二极管指示。 （5）具有自校功能，时标信号频率为1MHz。 （6）自行设计并制作满足本设计任务要求的稳压电源。
至此，对该题“做什么”以及“做到何种程 度”——即质量的要求也就明确了。 下一步工作就转向分析实现该频率计的各项要求 所应当采用的测量方法。
1.1.3 测量方法的分析与比较
对各种数字化测频、测周法的±1误差进行比较: 1.直接测量法 被测的 fx 越 低,测频±1误差越大; 被测的 fx 越高,测周±1误差越大; 2.直接与间接测量相结合的方法 中界频率: fm = k TST0 = 1 TST0 k 1（1.7) p.68 当 fx≥ fm时, 直接测频, 间接测周; 当 fx≤ fm时, 直接测周, 间接测频. 3.多周期同步测量法( 倒数计数器法 ) 从根本上消除了±1误差,实现了等精度测量
图1.3.5
度
图1.3.6单片机与外围部件的互连方案
1.4 设计的进一步细化
1.4.1输入通道的详细设计 1）输入通道中的模拟部分的详细设计 2）输入通道中的数字部分的详细设计 1.4.2 综合数字模块子系统 测量控制及 功 能切换逻辑 + 其它辅助数字部件的详细设计 1) 核心电路---图1.3.5; 2)辅助数字部件共10个 1.4.3 单片机子系统软件的设计 1)主程序; 2)子程序主要有4个 ( 键盘中断服务 子程序 ; 软件计数器子程序 ; 数据处理子程序 ;测量 结果刷新显示子程序)
同 步 化 闸 门 启 动 定 时 器
T0
AT89C51
键 盘 中 断 与 显 示 时 间 调 节
T0 =1μs
f0=12MHz
C51单片机定时器的结构与方式字
闸门时间
fX =N / TS
图1.6.1 计数式测频的原理方框图
时标
TX = N T0 / k
图 1.6.3 计数式测周期的原理框图
其次，在顶层设计中应当明确的主要技术指标：
① 被测信号的频率范：1Hz～1MHz; 误差≤0.1% (基本 要求); 0.1Hz～10MHz,误差≤0.01%（发挥要求） ② 被测脉冲信号的宽度：≥100μs ③ 最大闸门时间： 10s；显示刷新时间在 1s~10s之间连 续可调 还有一些设计要求与技术指标将在设计由顶层向底层过 渡之中逐步予以关注和考虑。
△TX = N T0 图1.6.5测量时间间隔的原理方框图
图1.6.7 脉冲宽度和上升时间的测量 (a)测量脉冲宽度； (b)测脉冲上升时间
1μ s时标
1s闸门
图1.21 直接测频和直接测周期的量化误差
fx = N A / T
f=
x
NA fC NB
T
NB= fCT
原理方框图
图1.6.9 倒数计数器（多周期同步测量）
P1.6
10s、1s、0.1s、10ms、1ms
时 间 波形图
图1.6.9 倒数计数器（多周期同步测量）
图1.6.10等精度测时间间隔的原理框图
NB = NAfC TX
TX NB N A fC
图1.6.11 等精度测量时间间隔的工作波形图
电压比较器 MAX902 要求输入信号的最小 过零压摆率：
应充分运用EDA工具的功能模拟和定时模拟能力，去替 代使用测试仪器去完成大量而复杂的测试工作。
3.单片机子系统的测试步骤与方法 先测试硬件，再测试软件，最后软硬件联合测试。
测试主要用仿真器，也要用到示波器、电压表等仪器。
（续前）对单片机子系统的硬件的测试，就是 测试与它相连的做在 isPLD器件内的外围部件 的工作是否正常。方法是针对要测的硬件编写 一个、一个的读写小程序，输入到仿真器中去， 分别对每个外围部件的读/写功能进行测试。
赛
题
任
务
书
（一）任务 设计并制作一台数字显示的简易频率计。 （二）要求 1.基本要求 (1)频率测量 a.测量范围 信号：方波、正弦波 幅度：0.5V～5V[注] 频率：1Hz～1MHz b.测试误差≤0.1% (2)周期测量 a.测量范围 信号：方波、正弦波 幅度：0.5V～5V[注] 频率：1Hz～1MHz