2008年高考理科综合试题及参考答案(北京卷)

第一题：填空题
1.当前最流行的并成为IEEE标准的硬件描述语言包括：和。

2.Verilog HDL程序是由构成的。

3.在程序运行过程中，其值不能被改变的量称为。

4.Verilog HDL中的变量都分为如下两种数据类型：、。

5.表达式：0x55 && 0xaa 的值为多少，表达式：0x55 & 0xaa的
值为多少。

6.语句 {3{a,b}} 表示的意义是：。

第二题：简答题
1.什么是IP复用技术?IP核对EDA技术的应用和发展有什么意义?
2.什么是综合?常用的综合工具有哪些?
3.说明GAL的OLMC有什么特点，它怎样实现可编程组合电路和时序电路?
4.阻塞赋值和非阻塞赋值有什么本质的区别?
5.Cout，8sum，\a*b，_data，\wait，initial，$latch中标志符哪些是合法的，哪些是错误的? 第三题：程序分析题
1.分析程序并画出逻辑电路图及逻辑表达式：
module AOI(A,B,C,D,F);
input A,B,C,D;
output F;
wire A,B,C,D,F;
assign F=~((A&B) | (~(C&D)));
endmodule
2.详细分析下面两个程序的区别：
程序1：
module non_block(c,b,a,clk);
input clk,a;
output c,b;
reg c,b;
always @(posedge clk)
begin
b<=a;
c<=b;
end
endmodule
程序2：
module block(c,b,a,clk);
input clk, a;
output c,b;
reg c,b;
always @(posedge clk)
begin
b=a;
c=b;
end
endmodule
3.详细分析下面程序功能：
module count4(clk, clr,out) ;
input clk,clr; output[3:0] out; reg[3:0] out;
always @(posedge clk or posedge clr)
begin if(clr) out<=0; else out<=out+1; end endmodule
4.详细分析下面程序功能：
module parity (even_bit, odd_bit, input_bus) ;
input[7:0] input_bus; output even_bit,odd_bit;
assign odd_bit=^input_bus ;
assign even_bit =~odd_bit ;
endmodule
5.写出以下逻辑图的逻辑表达式
第四题：设计题
用持续赋值语句描述一个4选1数据选择器。

用case语句设计一个表决电路，参加表决者9人，同意为1，不同意为0，同意者过半则表
决通过，绿指示灯亮，表决不通过则红指示灯亮。