KAIST Signal integrity of TSV-based 3DIC

合集下载

ASIC新思维:从2D到3D——TSV的挑战与未来

ASIC新思维：从2D到3D——TSV的挑战与未来
林崇铭
【期刊名称】《集成电路应用》
【年(卷),期】2012(000)007
【摘要】随着集成电路工艺从微米向纳米迈进，将平面IC往立体或三维发展的硅穿孔（TSV）技术应运而生。

在向3D发展进程中，2．5D技术以优越的性能和更低的成本可以满足当前设计要求。

【总页数】3页(P24-25,35)
【作者】林崇铭
【作者单位】SiP/3D IC专案处
【正文语种】中文
【相关文献】
1.关于Diophantine方程nx(x+d)(x+2d)(x+3d)=y(y+d)(y+2d)(Y+3d) 的一点注记 [J], 乐茂华
2.3D TSV测试的挑战和潜在解决方案 [J], Ben;Scott;Karen;Andy;Robert;Erik
3.关于不定方程x（x＋d）（x＋2d）（x＋3d）=P^2ky（y＋d）（y＋2d）（y ＋3d） [J], 郑惠
4.衣领纸型设计3D-2D转换的原理与方法——衣领结构数学模型和3D-2D转换的原理研究 [J], 张文斌;吴宇
5.《征途Ⅱ》年内推出2D力作挑战3D网游 [J], 无
因版权原因，仅展示原文概要，查看原文内容请购买。

0Through Silicon Via (TSV) Shielding Structures

Through Silicon Via (TSV) Shielding StructuresJonghyun Cho, Joohee Kim, Taigon Song, Jun So Pak,and Joungho KimDepartment of Electrical Engineering,KAISTDaejeon, South Koreajonghyun@eeinfo.kaist.ac.kr Hyungdong Lee, Junho Lee and Kunwoo ParkAdvanced Design TeamHynix Semiconductor Inc.Icheon-si, Gyeonggi-do, South KoreaAbstract— Three different shielding structures for noise coupling suppression between through silicon vias (TSVs) are proposed in this manuscript. These structures are modeled using the 3-dimensional transmission line matrix (3D-TLM) method, and the model is verified using EM-simulation. The shielding structures are analyzed with regard to consumption area, manufacturing process compatibility, and noise isolation levels in low, mid, and high frequency ranges. Each shielding structure has unique advantages and disadvantages, and selection of an appropriate shielding structure is needed for effective noise isolation.Keywords-through silicon via (TSV); noise coupling; TSV-TSV coupling;coupling suppression; shielding structure; guard ring; shielding TSVI.I NTRODUCTIONIn recent years, the use of through silicon via (TSV)-based 3-dimensional integrated circuits (3D-IC) has become an inevitable technical trend to simultaneously achieve low cost, high performance, and small form factor [1]. Although TSVs have several advantages over conventional bonding wire, such as increased I/O and short interconnection delays, they suffer from some drawbacks that are mainly due to the loss of the silicon substrate. TSV is a simple conductor via immersed in silicon substrate and an isolation layer is placed between conductor via and silicon substrate. The TSV isolation layer prevents TSV to be directly connected to the silicon substrate, which causes high DC loss through silicon substrate. However at high frequency, thin isolation layer has no effect, and TSV signal experiences high loss through a lossy silicon substrate. High loss in TSVs refers to a high noise coupling coefficient among signal TSVs through the lossy silicon substrate, which becomes a problem in TSV system. Normally, noise coupling through the silicon substrate causes several harmful effects in a system. It increases jitter and phase noise of clock signals, power ground noise, and the bit-error-rate of the RF system [2]. To prevent performance degradation due to substrate noise coupling, several shielding structures can be used as a solution. Guard rings and deep n-wells (DNW) are two well-known solutions in 2D-IC. However analysis of shielding structures for TSV-TSV noise coupling suppression has not been performed. The characteristics of different TSV shielding structures should be analyzed for the optimum choice of shielding structures.In this paper, we propose three types of shielding structures for TSV-TSV noise coupling suppression and model them using a 3-dimensional transmission line matrix (3D-TLM). The shielding structures are analyzed with regard to consumption area, isolation levels at different frequency ranges, and the compatibility of the manufacturing process. Additionally, the effects of TSV dimensions on each shielding structure are studied and a guideline for the appropriate choice of a shielding structure is proposed.II.M ODELING OF TSV S HIELDING S TRUCTURES We propose three types of TSV shielding structures for TSV-TSV coupling suppression – p+ guard ring, DNW guard ring, and shielding TSVs. The three structures are illustrated in Fig. 1.(a) (b) (c)Figure 1. Top view of the three shielding structures for TSV-TSV coupling suppression proposed in this paper (a) p+ guard ring (b) DNW guard ring (c)Shieldeding TSVsThe shielding structures are analyzed using modeling based on 3D-TLM, which uses lumped circuits. Using 3D-TLM, it is possible to model the depletion capacitor of the DNW, which cannot be modeled using EM-simulation. Also, the model facilitates the control of the effects of interconnections between ground TSVs, although this aspect is not of primary interest in our study. For the modeling using 3D-TLM methods, the entire TSVs and shielding structures are divided into several unit cells with equivalent lumped circuits as illustrated in Fig. 2 - TSV, silicon substrate, p+ contact, and DNW unit cells. A combination of these unit cells is used to model the structures in Fig. 1. Any arbitrary structure can be modeled using a combination of these unit cells if the structure is composed of these unit cells. It is the most powerful advantage of modeling using 3D-TLM. For TSV unit cells, the skin effect, which has a minor effect on TSV-TSV coupling, has been neglected but mutual inductance between TSVs has been considered. The DNW unit cell depletion capacitance, which is generated between the DNW and the p-silicon substrate, is represented as C dep in Fig. 2. Some of the equations for the lumped circuitsare listed below, and some are listed in the reference [3,4]. Here, r TSV , h TSV , N a , N d , n i , V well , and t DNW stand for the radius, height of TSV, doping concentration of substrate, DNW, and intrinsic silicon, DNW bias voltage, and DNW thickness,respectively.(a) (b)(c) (d)Figure 2. Equivalent circuit model of 3D-TLM unit cells for shielding structures. (a) TSV unit cell (b) silicon substrate unit cell (c) p+/pwell unit cell(d) DNW unit cellTSVh unith )TSV L(r 2πTSVμh 21TSV L =(1a)TSVh unit h )TSV L(p 2πTSVμh 21TSV M =(1b)Where 1hx h x 1x h x h ln L(x)2TSVTSV 2TSV TSV+÷÷øöççèæ-+÷÷÷øöçççèæ+÷÷øöççèæ+÷÷øöççèæ= ()()DNW unit well bi d a da si dep1t l V V N N 2N N qεC +×+=(2)Where ÷÷øöççèæ=2i da bi n N N ln q kT V The noise coupling coefficient between signal TSVs without any shielding structures are illustrated in Fig. 3. The proposed model and the 3D EM-simulation show excellent correlation, which verifies the model. The difference between near-end crosstalk (NEXT) and far-end crosstalk (FEXT) is due to mutual inductance between TSVs. NEXT is larger thanFEXT and the noise coupling coefficient used in the following sections is the NEXT.Figure 3. Noise coupling coefficient between signal TSVs of the proposed model and the 3D EM-simulation without any shielding structure. Here, the TSV diameter is 10 um, the TSV isolation layer thickness is 0.5 um, height is50 um, and the pitch between TSVs is 40 um.III. A NALYSIS OF TSV S HIEDLING S TRUCTURESAn analysis of the shielding structures for TSV-TSV noise-coupling suppression is described below using the 3D-TLM equivalent circuit model of the TSV, silicon substrate, p+ contact, and the DNW unit cell.A. The Principles of Shielding StructuresTo demonstrate the principles of shielding structures, three types of simplified circuits for each shielding structure are illustrated in Fig. 4 [5]. Here, the p+ guard ring and the shielding TSV are connected to ground, whereas the DNW guard ring is connected to power. The coupling noise is captured by these shielding structures and directly sent to ground, which decreases the noise coupling between signal TSVs. Shielding and coupling paths exist in this model, and the noise isolation level is determined as the ratio of impedance of these two paths.(a)(b)(c)Figure 4. Simplified circuit showing the principles of (a) p+ guard ring and(b) DNW guard ring (c) shielding TSVAt low frequency, the impedance of both shielding and coupling paths is determined by the TSV isolation capacitance. However, as the frequency increases, the effects of the TSV capacitance decrease and the effects of the silicon substrate impedance between the signal TSV and the shielding structure become more important. The effects are determined primarily by the shape and dimensions of the shielding structures. The noise coupling coefficient between signal TSVs with and without shielding structures is shown in Fig. 5.Figure 5. Noise coupling coefficient between signal TSVs with and withoutshielding structures.The p+ guard ring shows high noise isolation levels at low frequency, because it experiences only one TSV isolation capacitance at shielding path, but two TSV isolation capacitances at coupling path. However it shows almost no noise isolation at frequencies over 1 GHz because the p+ contact has a shallow depth (0.5 um in this case) compared to the TSV height of 50 um. The DNW guard ring has low noise isolation levels at low frequency and higher levels at high frequency due to its thickness. DNW is assumed to have a thickness of 5 um and a junction depth of 0.5 um between the DNW and the p-silicon substrate. At low frequency, the junction capacitance prevents the noise from being captured by the DNW guard ring, but as frequency increases, the effect of the junction capacitance is reduced, and the advantage of the thickness is visible in the noise isolation level. The junction depth between DNW and silicon substrate is dependent on doping profile, bias voltage, and temperature as listed in Eq. 2. The higher noise isolation of DNW guard ring over that of p+ guard ring can be shown from the lower frequency or higher frequency regarding these values. On the other hand, the noise isolation level increases with frequency for shielding TSVs. This is because the impedance of shielding path becomes low as frequency goes up due to TSV isolation capacitance. The consumption area and noise isolation level at 50 MHz, 1 GHz, and 10 GHz for different shielding structures are summarized in Table 1. Here, the consumption area is calculated by the surface area of shielding structures, and additional keep-away zone is not considered. The case of three shielding TSVs shows the highest noise isolation level, but it consumes the largest area among all the shielding structures.TABLE I. C OMPARISON OF D IFFERENT S HIELDING S TRUCTURES FORTSV-TSV N OISE C OUPLING S UPPRESSIONShielding StructuresGuard ringDNWguard ring1 ShieldingTSV3 ShieldingTSVs Isolationat 50MHz(dB)-5.22 -1.73 -2.74 -6.09 Isolationat 1GHz (dB)-0.72 -1.88 -3.17 -7.70 Isolationat 10GHz (dB)-0.26 -1.05 -5.45 -12.76 Consumptionarea (㎛2)52 52 95.0 285.1The time-domain coupled noise waveform is illustrated in Fig. 6. Even though the noise coupling coefficient is fixed, the coupling noise varies with the aggressor signal frequency, rise/fall time, and the termination scheme. In this case, a 1-GHz, 1-V pk-to-pk clock signal with a rise/fall time of 100 ps is inserted at the lower side of the TSV with source impedance of 500 Ω. The upper side of the TSV is terminated with a capacitance of 5 fF. The other port on the lower side of the TSV is terminated with a 500-Ω resistor and the port at the upper side of the TSV is terminated with a 5-fF capacitor, which represent the input and output drivers, respectively.Figure 6. TSV coupling noise with several shielding structures. A 1 V pk-to-pk,1 GHz clock signal with 100 ps rise/fall time is injected as the aggressor signal. The source impedance is 500 Ω and the output is terminated by a 5-fFcapacitor.With the help of three shielding TSVs, the peak-to-peak coupling noise is dramatically reduced from 132.8 mV to 32.4 mV. The p+ and the DNW guard ring show low coupling suppression effects due to the high frequency of the aggressor signal and the low noise-isolation level of the guard rings at high frequencies. Shielding TSVs has limited application dueto the minimum TSV space design rule while guard ring cannot be used for the package or interposer without active circuits. In practical situations, noise is coupled from several signal TSVs that are closely located to the victim TSV, and the coupling noise can be much larger. Therefore, more powerful and area-effective shielding structures are necessary.B.The Effects of TSV Dimensions on Shielding StrucutesDevelopments in the TSV manufacturing process tend to shrink TSV dimensions, which affects the noise isolation level and consumption area of each shielding structure. The effects of varying TSV heights on the noise isolation level are shown in Fig. 7.Figure 7. Noise isolation level of shielding structures at 1GHz with varyingTSV heights.Despite the developments in the TSV manufacturing process, the thickness of the p+ contact, the thickness of the DNW, and the depletion depth between the DNW and the p-silicon substrate remain unchanged, and the guard ring shows higher noise isolation levels with decreasing TSV height. On the other hand, the shielded TSV shows almost constant noise isolation levels despite variations in the TSV height. The noise isolation level is determined by the impedance ratio of the coupling and shielding paths shown in Fig. 4, and all of these values are proportional to the TSV height. Consequently, there is no difference in the noise isolation level with varying TSV heights.Figure 8. Noise isolation level per consumption area of shielding structures at 1 GHz when the TSV diameter and pitch vary and the TSV height is fixedat 50 umDevelopments in the TSV manufacturing process lead to decreases in the TSV diameter and pitch, which changes the noise isolation effects of each shielding structure. The noise isolation level per area is illustrated in Fig. 8. The noise isolation level itself is almost constant for shielding TSVs, but the consumption area per TSV decreases with decreasing TSV diameter. On the other hand, the noise isolation of the guard ring is not sensitive to variations in the TSV diameter and pitch and is mainly affected by TSV height as shown in Fig. 7. Therefore, it shows almost constant noise isolation level per unit area regardless of variations in the TSV diameter and pitch. Developments in the TSV manufacturing process have shrunk not only the TSV diameter and pitch, but also the TSV height, which increases noise isolation of guard ring. Therefore, appropriate choice of a shielding structure is needed for area-efficient shielding.IV.C ONCLUSIONTSVs are essential structures for a 3D integration system, but, noise coupling between signal TSVs through silicon substrate becomes a problem. For the suppression of noise coupling, three types of shielding structures are proposed in this manuscript. The p+ guard ring has high noise isolation levels at low frequency but almost no effect over 1 GHz. Because of its thick thickness, the DNW guard ring has a better isolation effect at high frequency than the p+ guard ring. Shielding TSVs show higher noise isolation levels with increases in frequency, making them a powerful solution for noise isolation at high frequency. However, the noise isolation level and the consumption area vary with the TSV dimensions. Selection of an appropriate shielding structure between the DNW guard ring and the shielding TSV is needed for effective noise isolation at high frequency.A CKNOWLEDGMENTThis work was supported by the IT R&D program of MKE/KEIT. [KI002134, Wafer Level 3D IC Design and Integration ]R EFERENCES[1]J. S. Pak, et.al., “Electrical Characterization of Through Silicon Via(TSV) depending on Structural and Material Parameters based on 3D Full Wave Simulation”, IEEE Electromagnetic Electronic Materials and Packaging, 2008.[2] A. Helmy, et.al., “The chip-A design guide for reducing substrate noisecoupling in RF Applications," IEEE Circuits and Devices Magazine, vol.22, no.5, pp.7-21, Sept.-Oct. 2006[3]J. Cho, et.al., " Active circuit to through silicon via (TSV) noisecoupling", IEEE Electrical Performance of Electronic Packaging and Systems, 2009.[4] D. A. Neamen, Semiconductor Physics and Devices Basic Principles.McGraw-Hill, 2003[5]J. S. Pak, et.al., "Slow wave and dielectric quasi-TEM modes of Metal-Insulator-Semiconductor (MIS) structure Through Silicon Via (TSV) in signal propagation and power delivery in 3D chip package," IEEE Electronic Components and Technology Conference, 2010。

一种基于机器学习的3D芯片信号耦合性分析系统及方法[发明专利]

专利名称：一种基于机器学习的3D芯片信号耦合性分析系统及方法
专利类型：发明专利
发明人：张力,唐思瑶,施叶昕,李原
申请号：CN202010511973.7
申请日：20200608
公开号：CN111783376A
公开日：
20201016
专利内容由知识产权出版社提供
摘要：本发明公开了一种基于机器学习的3D芯片信号耦合性分析系统及方法，通过TSV通孔3D模型得到在不同的TSV通孔的半径、高度以及通孔之间的距离参数下的TSV通孔的S参数，并分别存入S2P文件；建立TSV通孔RLGC等效电路模型并根据S2P文件得到对应尺寸下的RLGC等效电路的电路参数；将TSV通孔的半径、高度以及通孔之间的距离参数作为BP神经网络的输入，RLGC等效电路的电路参数作为BP神经网络的输出，对BP神经网络进行训练，根据训练后的网络输出进行S参数仿真分析，分析结果即为对应尺寸下TSV通孔3D模型的传输特性。

本发明中的神经网络是采用实际模型仿真和优化结果作为训练集，对于不同情况电路性能的分析更为灵活，具有更高的准确性。

申请人：浙江大学
地址：310058 浙江省杭州市西湖区余杭塘路866号
国籍：CN
代理机构：杭州求是专利事务所有限公司
代理人：刘静
更多信息请下载全文后查看。

一种基于半圆形开口谐振环结构的太赫兹环偶极子超表面设计

一种基于半圆形开口谐振环结构的太赫兹环偶极子超表面设计王晨;王爽
【期刊名称】《应用物理》
【年(卷),期】2022(12)6
【摘要】设计了一种基于半圆形开口谐振环结构太赫兹环偶极子谐振的超表面,超表面的单元结构由金属结构层及基底介质组成。

金属结构层由一对对称半圆形开口谐振环和一个矩形金属条构成。

利用电磁仿真软件研究了半圆形半径r及开口距离d对超表面谐振频率、品质因子Q值等电磁特性的影响;通过计算超材料多极子的散射功率研究内部机理。

发现超表面的谐振响应随着半径和开口间距的改变而发生变化;该设计实现了一种新型太赫兹波段的平面环偶极子超表面,为太赫兹功能器件的开发和应用提供了更多的可能性。

【总页数】8页(P343-350)
【作者】王晨;王爽
【作者单位】天津职业技术师范大学电子工程学院
【正文语种】中文
【中图分类】G63
【相关文献】
1.矩形开口环结构的太赫兹环偶极子超材料设计
2.矩形开口环结构的太赫兹环偶极子超材料设计
3.基于双开口谐振环超表面的宽带太赫兹涡旋光束产生
4.太赫兹多
谐振环偶极子超表面中的类EIT效应5.太赫兹多谐振环偶极子超表面中的类EIT效应
因版权原因，仅展示原文概要，查看原文内容请购买。

TSV等效电路模型建立及分析

47科技资讯 SCIENCE & TECHNOLOGY INFORMATIONDOI：10.16661/ki.1672-3791.2104-5042-2226TSV等效电路模型建立及分析①付颜龙王圆赵晓宇(鄂尔多斯应用技术学院内蒙古鄂尔多斯 017000)摘要：硅通孔技术(TSV)是一种实现三维集成电路的方法。

为了加快三维集成电路的制造测试速度，必须对TSV结构精确建模。

该文提出了一种利用CAD工具提取TSV电路模型的方法。

通过三维全波模拟，可揭示常见的 TSV参数和故障对TSV电路模型的影响。

该文方法所提取的模型表明，衬底电导率对TSV故障的表征有较大的影响，相对较大的针洞不会改变TSV特征参数。

关键词：三维集成电路参数提取 TSV分析 TSV故障中图分类号：TN40 文献标识码：A文章编号：1672-3791(2021)04(a)-0047-04Establishment and Analysis of TSV Equivalent Circuit ModelFU Yanlong WANG Yuan ZHAO Xiaoyu(Ordos Institute of Applied Technology, Ordos, Inner Mongolia Autonomous Region, 017000 China)Abstract : Through Silicon Via (TSV) is a technology for realizing three-dimensional integrated circuits. In order to speed up the manufacturing and testing speed of 3D integrated circuits, TSV must be accurately modeled. This paper presents a method to extract TSV circuit model using CAD tools. Through the three-dimensional full-wave simulation, the inf luence of common TSV parameters and faults on the TSV circuit model is revealed. The extracted model shows that the substrate conductivity has a greater impact on the characterization of TSV faults, and relatively large pinholes will not change the TSV characteristic parameters.Key Words : 3D integrated Circuit; Parameter Extraction; TSV Analysis; TSV Fault①基金项目：鄂尔多斯应用技术学院科研项目（项目编号：KyyB2017006）；鄂尔多斯应用技术学院教改项目资助（项目编号：20190403）。

基于一维特异材料的微带漏波空间扫描天线

基于一维特异材料的微带漏波空间扫描天线
张冶文;李贵泉;赫丽;李宏强
【期刊名称】《同济大学学报（自然科学版）》
【年(卷),期】2007(035)006
【摘要】介绍了一种工作在基模状态下的微带漏波天线.这种天线基于传输线结构,其传播常数由负值增加到正值,显现出一种随频率增加而具有的由后向辐射变为前向辐射的特性.通过实验,验证了基于一维特异材料的微带漏波天线的这种特性.【总页数】4页(P811-814)
【作者】张冶文;李贵泉;赫丽;李宏强
【作者单位】同济大学,波耳固体物理研究所,上海,200092;同济大学,波耳固体物理研究所,上海,200092;同济大学,波耳固体物理研究所,上海,200092;同济大学,波耳固体物理研究所,上海,200092
【正文语种】中文
【中图分类】TN822
【相关文献】
1.毫米波宽带低旁瓣一维扫描相控阵天线分析设计 [J], 李成国;牟善祥;张忠传
2.基于LTCC超材料基板的小型化V波段毫米波微带天线设计 [J], 刘振哲;汪澎
3.复合左右手微带有源漏波阵列天线 [J], 李磊;张安学;魏晓勇
4.基于微带传输线的由特异材料构成的一维光子晶体 [J], 张利伟;张冶文;李海洋;赫丽;王治国
5.AT89S52多路电压控制器实现特异材料天线电扫描 [J], 刘西阁;樊元成;李宏强
因版权原因，仅展示原文概要，查看原文内容请购买。

硅通孔技术TSV研究ppt课件

如今TSV技术正受到人们广泛的关注，未来，TSV并不只应用在内存上，在CPU上也将看到TSV的身影。同时， TSV的广泛使用，也将再度引发产业的变革，让一些研究中的新创技术，如医学上的人工视网膜、能源应用上的智能尘(Smart Dust)传感器等，能够最终成为人们生活中经常被使用的产品。
GaAs 基TSV 20/03/2020
10μm 引脚间距
8μm厚 1.6μm
3.3μm
5
TSV的研究动态
概述
TSV应用市场预测
发展状况
TSV的应用
据法国调查公司Yole Development提供，到2015年，逻辑和存储器方面的应用占TSV应用的比例将大于30%，接触式图像传感器、微机电系统，传感器占30%的市场，存储器堆叠形成的动态随机存取存储
技术(电镀、化学气相沉积、高分子涂布等)； ➢ 工艺流程——先通孔(via first)或后通孔(via 1ast)技术； ➢ 堆叠形式——晶圆到晶圆、芯片到晶圆或芯片到芯片； ➢ 键合方式——直接Cu-Cu键合、粘接、直接熔合、焊接和
混合等； ➢ 超薄晶圆的处理——是否使用载体。
GaAs 基TSV 20/03/2020
TSV的应用
GaAs 基TSV 20/03/2020
Samsung’s 32-memory stacking (each chip is 20μm thick)
17
概述
发展状况
TSV的研究动态
2011年10月，意法半导体宣布将TSV技术引入MEMS 芯片量产，在其多款MEMS产品（智能传感器、多轴惯性模块）内，TSV以垂直短线方式取代传统的芯片互连方法，在尺寸更小的产品内实现更高的集成度和性能。

TSV技术的发展

ＴＳＶ技术的发展、挑战和展望，3D IC 技术的一体化、3D硅技术的一体化摘要：3D集成技术包括3D IC集成，3D IC封装和3D 硅集成技术。

这三者是不同的技术，并且硅通孔技术将3D IC封装技术与3D IC集成技术、3D IC硅集成技术区分开来，因为后二者使用了该技术而3D IC封装没有。

硅通孔技术（TSV）是3D IC集成技术、3D 硅集成技术的核心。

也是研究的热点。

3D集成技术起源于当代，当然，3D IC/硅集成技术的革新、挑战与展望已是讨论的热点，还有它的蓝图。

最后，通用的、更低能耗的、加强热控制的3D IC集成封装系统相继被提出。

关键词：硅通孔技术，3D IC集成技术，3D 硅集成技术，活泼的、消极的互边导电物，C2W和W2W。

说明：电子产业自从1996年以来已成为世界上最大的产业。

截止2011年底已经创造了一万五千亿美元的价值。

其中电子工业最大的发明便是电子管（1947年），这也使得John Bardeen,Walter Brattain 和William赢得了1956年的诺贝尔物理学奖。

1958年Jack Kilby发明了集成电路（也使他获得了诺贝尔奖），六个月后Robert Noyce(他因在1990年去世而未能与Jack kilby分享诺贝尔奖)首创IC集成技术。

由戈登·摩尔在1965年提出的每二年便要在电路板上将晶体管的数量翻一倍的理论（也叫摩尔定律，为了更低的能耗），在过去的46年中已成为发展微电子产业最有力的指导。

这条定律强调可以通过单片集成系统（SOC）将平面技术和所有功能的集成（在2D层面）放到单片芯片中。

另一方面，这里所有功能的集成能通过3D集成技术例如3D IC封装,3D IC 集成［1］，［2］，［4］-［143］，［168］-［201］和3D 硅集成［1］，［2］，［144］－［167］，［168］－［201］得到实现，这些都会在1、2小节中提及。

基于TSV的3D_IC层次化物理实现技术

第50 卷第 8 期2023年8 月Vol.50，No.8Aug. 2023湖南大学学报（自然科学版）Journal of Hunan University（Natural Sciences）基于TSV的3D IC层次化物理实现技术迟元晓1，2，王志君3†，梁利平3，刘丰满1，邱昕1（1.中国科学院微电子研究所，北京 100029；2.中国科学院大学集成电路学院，北京101408；3.北京邮电大学集成电路学院，北京 100876）摘要：随着集成电路特征尺寸逼近物理极限，硅通孔（TSV）实现层间互连的三维集成电路（3D IC）成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟，难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此，本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先，用热应力模型将三维硅通孔投影成二维阻挡层，从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现；其次，针对超大尺寸基板芯片的时序收敛困难问题，提出了一种标准单元布局方法，通过在版图中划定若干固定放置区用于限定关键时序单元的摆放，并迭代确定这些关键单元在固定放置区中的位置，实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计，结果表明，相比传统的设计流程，提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求，验证了所提出的3D IC物理设计流程的可行性.关键词：硅通孔；三维集成电路；大尺寸芯片；版图设计中图分类号：TN431.2 文献标志码：AA Hierarchy Physical Design Technique for TSV-based 3D IntegratedCircuitsCHI Yuanxiao1，2，WANG Zhijun3†，LIANG Liping3，LIU Fengman1，QIU Xin1（1.Institute of Microelectronics of Chinese Academy of Science， Beijing 100029， China；2.School of Integrated Circuits， University of Chinese Academy of Science， Beijing 100190， China；3.School of Integrated Circuits， Beijing University of Posts and Telecommunications， Beijing 100876， China）Abstract：As the feature size of integrated circuits approaches the physical limit，through-silicon-via-based three-dimensional integrated circuits （3D ICs） have become a trend to continue Moore’s Law. However， existing EDA tools， technology libraries and design methodologies are far from mature enough to achieve timing convergence of ultra-large-size interposers of 3D ICs. To address this issue，a new implementation flow for physical design of TSV-based 3D ICs using conventional EDA tools is proposed. Firstly， a thermal stress model is employed to project the silicon vias into 2D blockages，thereby dividing the entire 3D IC into several 2D ICs with blockages. Each of∗收稿日期：2022-09-20基金项目：国家自然科学基金资助项目（U21A20504），National Natural Science Foundation of China（U21A20504）作者简介：迟元晓（1997—），女，山东潍坊人，中国科学院大学博士研究生† 通信联系人，E-mail：*******************.cn文章编号：1674-2974（2023）08-0134-07DOI：10.16339/ki.hdxbzkb.2023278第 8 期迟元晓等：基于TSV的3D IC层次化物理实现技术these 2D ICs can be implemented by traditional EDA tools，respectively. Secondly，to address the timing convergence difficulties of ultra-large-size interposers， this paper puts forward a new method， which first creates a couple of bounds throughout the layout and then iteratively moves pipeline cells affecting timing greatly between the bounds. Cells in bounds are not permitted to move during placement. This approach ensures a more organized initialization and reduces disorder，thus enabling convergence to be achieved. The whole flow is applied to the physical implementation of a practical 3D integrated circuit. The experimental results show that the proposed flow can optimize both the worst negative slack and the total negative slack by more than 98% compared with the original flow. Consequently， timing convergence is accomplished， and the feasibility of the proposed design flow is proved. Key words：through silicon via；three-dimensional integrated circuits；large-size chip；integrated circuit layout随着集成电路深入发展，晶体管特征尺寸逼近物理极限，三维集成通过垂直堆叠得到更高的集成度，已成为延续摩尔定律的有力保障.三维集成根据实现方式的不同分为两种：硅通孔（Through SiliconVia， TSV）连接预实现二维芯片的堆叠式三维集成（Three-dimension Intergrated Circuit， 3D IC）和垂直生长多器件层的单片集成（Monolithic 3D IC，M3D）. M3D通过在传统晶圆上外延生长结晶硅制作新的器件层，层间由纳米级过孔互连，可使芯片面积减半，互连总长减少2/3［1］.但这种方式需要从根本上研发新工艺，成本高且良率低；高层衬底较薄，不仅会带来可靠性问题，还会与上下的金属层发生耦合，带来大量噪声；基于TSV的三维集成是二维芯片的垂直堆叠，可在已有工艺节点进行，无须开发新工艺，是目前三维集成电路的主流，其实现方式是利用TSV 实现多层芯片之间的互连，这些芯片包括作为“底座”的基板芯片和通过TSV连接在其上的多个功能芯片.通常，将基板芯片不含有源器件的三维堆叠称作“2.5D”集成，相比传统方式，其优势是各芯片通过TSV在基板芯片互连，大幅缩短了连线长度，但集成度提高有限［2］；基板芯片与功能芯片均包含有源器件的集成方式被称为“3D”集成，又叫“3D IC”，可大幅度提高芯片集成度、缩短连线长度，充分发挥三维集成的优势.然而，有源芯片作为基板芯片的集成方式给3D IC的物理设计带来了困难为了实现3D IC的物理设计，需要布局布线工具EDA（Electronic Design Automatic）以及工艺库的支持，EDA工具将TSV与标准单元、宏单元共同布局布线.虽然目前已有支持三维集成的EDA工具（如Syn⁃opsys的3D Compiler）与工艺（如3D Fabric），但其应用范围局限在存储器件、图像传感器等特定领域，面向3D IC设计的工具与工艺库目前尚不成熟.因此，很多研究者在探索利用二维布局布线工具及设计方法达成3D IC的物理实现. Panth等［3］提出将设计等比缩小进行二维实现，再分层并恢复原尺，能实现较好的理论结果，但准确度不高且需要更先进节点的支持，成本高、难度大； Ku等［4］先将面积扩大为三维设计所要求面积的两倍，在二维完成物理设计后再根据面积进行划分，这一方法避免了缩放，但会过约束时序； Bamberg等［5］首次实验不对工具进行缩放与扩展，直接用二维工具实现三维电路的设计，但是所提方法具有较强局限性，只能分层处理宏单元和标准单元.基于TSV的3D IC设计面临的另一个问题是3D IC基板芯片要承载多个小芯片的通孔供电、互连和单元布线，使3D IC基板芯片物理版图尺寸很大.这一尺寸有时会大到超过传统EDA工具的搜索优化范围，导致3D IC基板电路的物理版图时序收敛很困难.为此，本文提出了一种用现有二维的EDA工具完成基于TSV的3D IC物理版图设计流程，解决了三维集成中超大尺寸基板芯片设计的时序收敛问题.该物理版图设计流程的主要内容包括两部分：首先，应用热应力模型将三维硅通孔投影成二维的阻挡层，从而将三维集成电路设计转化成若干含阻挡层的二维集成电路设计分别实现；其次，针对超大尺寸基板芯片的时序收敛困难问题，提出了一种棋盘格标准单元布局方法，通过在版图中划定若干固定放置区用于限定关键时序单元的摆放，并迭代确定这些关键单元在固定放置区中的合理位置，进而实现大尺寸芯片版图设计的时序收敛.135湖南大学学报（自然科学版）2023 年1 基于TSV 的3D IC 的二维实现流程基于TSV 的3D IC ，由于其本质是二维电路的堆叠，因此通过合理的方法模拟TSV ，可以在二维布局布线工具中完成其物理设计.1.1 TSV 的应力简化模型TSV 根据工艺顺序的不同分为两种：前道工艺前的“先通孔”和后道工艺后的“后通孔”［6-7］.先通孔受热可靠性限制不支持铜作为填充材料，而后通孔只需满足打孔与减薄带来的应力问题，是主流做法.通常将TSV 外受热应力影响不能制作器件的区域称为阻止区（Keep-Out Zone ， KOZ ），定量表征为TSV 周围载流子迁移率变化超过5%的区域.然而，对于高频率设计，5%的迁移率变化仍可能导致时序分析的失败.因此，采用文献［8］中提出的“应力影响区”概念，认为热应力影响区为TSV 外的硅衬底中应力大于5 MPa 的区域，超出该区域的其他部分可忽略TSV 热应力对载流子的影响.在版图设计过程中，约束热应力影响区内不放置器件［8］，以保障芯片的时序安全.采用基于准3D Kane-Mindlin 理论提出的TSV 热应力解析模型，该模型适用于不同介质和金属材料的TSV ，有限元分析法证实该模型误差较小［9］.柱坐标下的TSV 应力解析表达式满足式（1）：ìíîïïïïïïïïïïσprr =2μp 3λp +2μp λp +2μp a p -2μp b p r 2-2μp I 1()A p r c p r +2μp K 1()A p r d pr ；e p rr =a p -b p r 2+éëêêùûúúA p I 0()A p r -1r I 1()A p r c p +[A p K 0()A p r +1r K 1()A p r ]d p （1）式中：r 表示柱坐标系中的极坐标，p 的上、下标代表TSV 中不同填充区域，σp rr 表示极坐标为r 处的热应力，e p rr 表示该处的应变，A p 、λp 、μp 为工艺参数，I 0和I 1分别是第一种0阶和1阶修正贝塞尔方程，K 0和K 1分别是第二种0阶和1阶修正贝塞尔方程，a p 、b p 、c p 、d p 是可求解的常数［9］，求解出这些常数后，即可估算“应力影响区”的半径r'.将三维的TSV 化简至二维，采用图1所示方法，图中r 代表TSV 的半径，r'代表“应力影响区”的半径，将三维的同轴TSV 及应力影响区垂直投射到平面上，并将以r ′为半径的圆的外切正方形定义为不允许布局的阻挡层，这些阻挡层可在二维布局布线工具中替代三维的TSV ，同时不会引入额外的设计规则检查，使得二维工具、工艺库可完成三维集成电路的物理设计.1.2 时序问题与影响因素在三维集成的物理设计过程中，基板芯片存在以下两个特征：1）与传统二维芯片相比，基板芯片的尺寸需大于与之集成的多个功能芯片的尺寸之和，故尺寸通常在20 mm 以上［2］，远大于传统硅芯片尺寸；2） TSV 及应力影响区内，不允许放置单元.为了探究版图的尺寸和TSV 的存在对时序的影响，基于一个需要完成物理版图设计并交付流片的实际三维网络路由集成芯片的基板芯片项目，设计了两组对比实验，分别进行布局.用于验证的设计情况如下：a ）设计要求芯片的时钟频率为314 MHz ，对于布局后无法满足314 MHz 约束的路径，认定其有时序违例.b ）本设计含有四个完全相同的功能芯片，名为“PED ”，其尺寸为长9.6 mm 、宽9.6 mm .为满足芯片之间的互连要求，基板芯片（名为“AID ”）尺寸大于所有功能芯片尺寸之和，选定本设计基板芯片的尺寸为长22 mm 、宽21 mm .c ） TSV的数目需要满足两个约束条件，一是数量要足够用于实现芯片之间的互连，二是需要满足厂商对于TSV 数目的开口率要求.对于本实验所用设计，TSV 的合理数目为5 000个左右.首先，在均不放置TSV 的条件下，分别采取原尺寸长22 mm 、宽21 mm 和缩小后长14 mm 、宽14 mm 的规格进行布局，验证尺寸对时序的影响.结果如表1所示，表中最差负时序裕量（Worst Negative Slack ， WNS ）与总负时序裕量（Total Negative Slack ， TNS ）是衡量时序质量的重要指标，其数值越小，代表时序质量越差.表1证明过大的尺寸会使得时序恶化，WNS图1 硅通孔二维模型提取Fig.1 Through silicon via instanclization136第 8 期迟元晓等：基于TSV的3D IC层次化物理实现技术和TNS都因尺寸过大而大幅度恶化.其次，验证TSV 对时序的影响，基板芯片“AID”采用常规尺寸，长22 mm、宽21 mm，在放置与不放置TSV的不同条件下分别布局，结果如表2所示.对于同样尺寸的基板芯片“AID”，带有TSV的布局结果相比不带TSV的布局结果，WNS和TNS均变得更差.由以上两组对比实验的结果可知，TSV的存在、过大的尺寸都会使时序恶化.1.3 基于TSV的三维集成电路的二维实现流程层次化是当前超大规模集成电路物理设计的常用方法［10］.其流程是：首先，将复杂电路划分出多个子模块，分别进行物理实现；其后，在顶层将已经预实现的子模块当作宏单元使用.层次化设计方法的优点是减少顶层设计载入数据的规模、优化时序、缩短迭代时间.3D IC的目标应用领域如网络路由、人工智能、高性能计算等，功能复杂且大都包含重复运算模块，十分适用层次化设计方法.本文提出了一种优化的设计流程，借助硅通孔应力模型在二维平面的投影，将三维集成电路拆分成若干二维集成电路，分别由传统二维EDA工具进行物理实现.如图2所示，左侧为传统的3D IC物理设计流程，右侧为本文提出的优化流程.进行物理实现的第一步为环境搭建，传统流程需要TSV的工艺信息、可处理TSV的三维EDA工具，这都是目前尚未成熟的领域，对于流片设计风险较高.而本文所提流程的建库需求同传统二维流程.第三步、第四步与第一步相似，传统流程需要支持三维布局布线的EDA 工具，要解决TSV带来的复杂设计规则检查问题，而本文所提流程可在成熟的二维EDA工具中完成各芯片的布局布线，不会引入TSV相关的设计规则检查.同时，为了解决1.2节中提到的超大尺寸的基板芯片物理设计过程中时序收敛困难的问题，在传统流程的基础上增加了第二步内容，对于含有大量TSV的超大尺寸基板芯片，采用层次化的设计流程，叠加“棋盘格”时序优化算法，完成时序收敛的物理设计.“棋盘格”算法的内容将在后文介绍.2 棋盘格算法2.1 解析布局布局布线工具（Cadence的Innovus、Synopsys 的IC Compiler）均采用解析算法求解布局问题［11-12］.解析布局共分三步，依次为总体布局、合法化和详细布局，其中总体布局通过优化目标解析函数确定单元的大致位置，是解析布局中最关键的一步，目标函数表达式为：min W∑i n W(e i；W)+λD(W)（2）式中：W(ei；W)代表加权平均线长，D(W)代表密度惩罚函数，在密度的约束下，全局布局调节单元摆放至总线长最小.布局是一个优化迭代的过程，迭代开始前，先对设计进行初始化，将所有可移动单元随机摆放在布局区域内，在此基础上进行全局布局的迭代优化.对于大尺寸的基板芯片，初始化的无序度较高，同时迭代步长搜索的空间范围有限，导致全局布局无法在限定迭代次数内达到收敛态.因此，设法实表1 不同尺寸对时序的影响Tab.1 Timing results of different layout sizes版图宽度/ mm 14 22版图高度/mm1421硅通孔无无最差负时序裕量/ns-0.208-0.986总负时序裕量/ns-68.17-1 989.07表2 有无硅通孔对时序的影响Tab.2 Timing results with or without TSV版图宽度/ mm 22 22版图高度/mm2121硅通孔无有最差负时序裕量/ns-0.986-1.25总负时序裕量/ns-1 989.07-3 025.02图2 基于TSV的三维集成电路的实现流程Fig.2 Flow of TSV-based 3D IC implementation137湖南大学学报（自然科学版）2023 年现合理的初始化，可以帮助全局布局更好地摆放单元、收敛时序.基于此，我们提出了一种优化的迭代时序收敛方法——“棋盘格”算法.2.2 “棋盘格”算法TSV 在芯片中是以阵列形式存在的［13］，子模块在TSV 阵列以外区域摆放，如图3所示.图中砖形填充方块代表预实现的宏单元，竖线形填充方块代表TSV 阵列.对于采取层次化方法的超大尺寸基板芯片，由于子模块内部时序收敛，其时序问题主要出现在子模块与子模块之间的互连.子模块间的互连需要多级流水单元，当基板芯片尺寸过大时，解析布局算法难以在限定迭代周期内求得流水单元的合理位置，从而产生时序不收敛问题.由于解析布局是在初始化的基础上，向目标函数更优方向迭代，若在初始化阶段确定流水单元的合理位置，即可发挥解析布局的优势，在较短迭代次数内求得时序收敛的解.本文提出“棋盘格”算法，即是通过迭代，求解流水单元整个布局区域的合理位置，并在解析布局的初始化阶段就将其放置到合理位置附近，帮助工具快速完成时序收敛的布局.“棋盘格”算法，是将子模块外互连区域划分成M ×N 的“棋盘格”，如图3所示，每个球形填充区域代表一个“棋盘格”的格点，每个格点划定为一个固定放置区间.这些固定放置区间内摆放子模块间互连的流水单元.在工具布局过程中，固定放置区间内部的单元位置固定，不允许移动；工具布局结束后，根据反馈，调节这些单元的位置，决定继续保持在原固定放置区间内或向邻近格点跳动.调整完毕后，在调整后的基础上开启新一轮布局迭代，直至达到预期时序结果.“棋盘格”算法的具体算法流程如表3所示.2.3 时序收敛流程结合前文提到的层次化流程和“棋盘格”算法，本文所提出的时序收敛方法步骤如下.第一步：将大尺寸基板芯片逻辑划分成若干子模块；第二步：分别实现子模块，供顶层调用；第三步：用“棋盘格”算法优化顶层布局时序；第四步：利用二维布局布线工具完成后续物理设计.3 实验验证3.1 实验平台采用某三维集成的网络路由芯片对本文提出的方法进行验证，基板芯片“AID ”通过TSV 与四个功能芯片进行互连，时钟频率为314 MHz ，其中基板芯片尺寸为长22 mm 、宽21 mm .网络路由是3D IC 发展的主要驱动之一，故本设计具有代表性.选用55 nm CMOS 工艺，TSV 半径为5 μm ，填充金属为铜，介质材料二氧化硅，由式（1）的估算，近似取r'为20 μm .使用Synopsys IC Compiler 对基板及与之互连的功能芯片分别进行物理实现，其中基板芯片“AID ”应用本文提出的时序收敛方法.图3 层次化基板芯片示意图Fig.3 Schematic of hierarchical interposer chip表3 “棋盘格”算法流程Tab.3 Steps of proposed algorithm算法1： “棋盘格”布局优化算法输入输入：：物理设计；收敛判据W ；迭代上限T ；时序路径数目N 输出输出：时序优化的布局结果1 初始化迭代次数t ←12 初始化棋盘格，将互连流水单元随机散落并固定在棋盘格点3 在2条件下进行布局，并输出WNS 、N 条最差路径及其slack4 while （WNS < W ） and （t < T ） do5 for i = 1 to N do6 if slack < W do7 if （路径起点在子模块） do8 终点流水单元移向靠近起点的格点9 else if （路径终点在子模块） do 10 起点流水单元移向靠近终点的格点11 else do 12 起点流水单元移向靠近终点的格点13 else do 14 keep15 改变后的“棋盘格”布局进行新一轮的布局迭代16 t ← t + 117 return 时序优化的布局结果138第 8 期迟元晓等：基于TSV 的3D IC 层次化物理实现技术3.2 实验验证与结果3.2.1 层次化实验结果为验证层次化方法对时序的优化作用，利用“AID ”进行如下对比实验.实验一：将“AID ”划分出若干子模块，分别实现后“AID ”顶层布局；实验二：按照实验一中子模块内的宏单元规划在“AID ”相应位置直接放置各个宏单元，随后在“AID ”布局.表4为对比实验的结果，该结果表明层次化方法对时序有一定优化作用.3.2.2 “棋盘格”算法实验结果采用“棋盘格”算法对前述采取层次化设计流程的大尺寸基板芯片“AID ”进行布局，优化迭代过程结果如图4和图5所示，最差负时序裕量从-1.25 ns 优化到-0.016 ns ，总负时序裕量从-3 025 ns 优化到-8.9 ns ，分别优化了98.7%和99.7%，使极不收敛的设计达到了收敛要求.3.3 流片前检查结果利用本文提出的设计方法，以二维布局布线工具Synopsys IC Compiler 完成了某三维芯片的物理设计.简化至平面的二维TSV 模型未引入设计规则违例，层次化流程与“棋盘格”算法解决了基板芯片“AID ”的时序不收敛问题.该设计已交付流片，图6为交付的“AID ”的版图.4 结论本文提出了一种以传统EDA 二维布局布线工具实现基于TSV 的三维堆叠芯片（3D IC ）的物理设计流程，采用热应力模型对三维的TSV 进行二维投影，使其可用二维工具处理，相比文献［1-2］省去了缩放流程，且不局限于文献［3］中逻辑与存储分层实现，更具通用性；使用层次化流程结合“棋盘格”算法，解决TSV 限制的大尺寸基板芯片版图设计的时序问题，使原本无法时序收敛的设计最终达到时序收敛要求.本文所提的设计流程已经投入实际应用中，完成了一款大尺寸TSV 3D IC 基板芯片的设计并已交付流片.参考文献［1］ZHOU L L ，WAKAYAMA C ，PANDA R ， et al ．Implementing a2-Gbs 1024-bit ½-rate low-density parity-check code decoder表4 层次化对比结果Tab.4 Hierarchical comparative result层次化设计方法否是最差负时序裕量/ns-1.434-1.25总负时序裕量/ns-5 290.23-3 025.02图4 最差负时序裕量优化结果Fig.4 Optimization result of worst negative slack图6 大尺寸基板芯片“AID ”的版图Fig.6 Layout of interposer chip “AID”图5 总负时序裕量优化结果Fig.5 Optimization result of total negative slack139湖南大学学报（自然科学版）2023 年in three-dimensional integrated circuits［C］//2007 25thInternational Conference on Computer Design． Lake Tahoe，CA，USA：IEEE，2008：194-201．［2］刘晓阳，刘海燕，于大全，等．硅通孔（TSV）转接板微组装技术研究进展［J］．电子与封装，2015，15（8）：1-8．LIU X Y，LIU H Y，YU D Q， et al．Development of micropackagetechnology for through silicon via（TSV）interposer［J］．Electronics & Packaging，2015，15（8）：1-8．（in Chinese）［3］PANTH S，SAMADI K，DU Y，et al．Shrunk-2-D：a physical design methodology to build commercial-quality monolithic 3-DICs［J］．IEEE Transactions on Computer-Aided Design ofIntegrated Circuits and Systems，2017，36（10）：1716-1724．［4］KU B W，CHANG K，LIM S K．Compact-2D：a physical design methodology to build two-tier gate-level 3-D ICs［J］．IEEETransactions on Computer-Aided Design of Integrated Circuitsand Systems，2020，39（6）：1151-1164．［5］BAMBERG L，GARCÍA-ORTIZ A，ZHU L J， et al．Macro-3D：a physical design methodology for face-to-face-stackedheterogeneous 3D ICs［C］//2020 Design，Automation & Test inEurope Conference & Exhibition （DATE）．Grenoble，France：IEEE，2020：37-42．［6］张宁．晶圆级三维集成电路关键技术和研究进展［J］．集成电路应用，2017，34（5）：68-71．ZHANG N．Research developments and key technologies of waferlevel three dimensional integrated circuits［J］．Application of IC，2017，34（5）：68-71．（in Chinese）［7］CHEN Y R，CHEN H M，LIU S Y．TSV-based 3D-IC placementfor timing optimization［C］//2011 IEEE International SOCConference． Taipei：IEEE，2011：290-295．［8］石涛．TSV热机械应力及其对迀移率的影响的研究［D］．西安：西安电子科技大学，2014．SHI T．Research of TSV thermal mechanical stress and its effecton the mobility［D］. Xi’an： Xidian University，2014．（in Chinese）［9］王凤娟．基于硅通孔（TSV）的三维集成电路（3D IC）关键特性分析［D］．西安：西安电子科技大学，2014．WANG F J. Analysis of key characteristics of through-silicon-via（TSV）-based three-dimensional integrited circuits （3D ICs）［D］. Xi’an： Xidian University，2014．（in Chinese）［10］陈宇轩，梁利平．高速数字模块的层次化物理实现技术［J］．湖南大学学报（自然科学版），2018，45（10）：115-120．CHEN Y X，LIANG L P．An improved hierarchy physical designflow for high speed circuits［J］．Journal of Hunan University （Natural Sciences），2018，45（10）：115-120．（in Chinese）［11］Cadence I nnovus［EB/OL］. ［2023-05-06］h ttp：//.［12］Synopsys IC Compiler［EB/OL］.［2023-05-06］http：//www..［13］王畑夕，蒋剑飞，王琴，等．基于TSV Array的三维集成电路优化设计研究［J］．微电子学与计算机，2016，33（7）：129-132．WANG T X，JIANG J F，WANG Q， et al．TSV array-based 3DICs design exploration and optimization［J］．Microelectronics &Computer，2016，33（7）：129-132．（in Chinese）140。

光纤光栅型平面冲击信号方向识别的小波包分析

试了与光纤光栅传感器轴向夹角为０，０，５，０，０等方向的平面冲击信号；过Ｆｕｉ。３。４。６。９。通ｏｒｒｅ
分析表明不同方向的冲击信号频谱的能量随冲击方向变化而改变；绘了基于小波包分解构描造的能量谱特征向量与冲击信号方向的关系，果显示两者具有理想的余弦关系；验表明基结实于小波包分解的能量谱特征向量能很好的识别平面冲击信号的方向。关键词：纤光栅；面冲击；波包分解；光平小能量谱特征向量；向识别方
Ｆｕｅｎｌｓｓｌｆｈａｔｉａｈｗｔａｔｅｈｇｅｕｎｙｃｍｏｅｔａｏｔ００Ｈ）ｆｍａｔｉｏｒｒａｉｒｕｓｅｉｃｓｎｌｓｏｔｈｉｈｆｑｅｃｏｐｎｎｓ（ｂｕ０ｚｏｐｃｓ — ｉａｙｓｅｔｏｔｍｐｇｓｈｒ２ｉｇ
・图像与信号处理・
光纤光栅型平面冲击信号方向识别的小波包分析
王为，宝菊，张尹晓慧
（天津师范大学物理与电子信息学院，天津３０８）０３７
摘要：绍了光纤光栅传感器检测平面冲击信号的方向识别技术的重要性；建了基于小波介构包分解的能量谱特征向量，明了能量谱特征向量用于诊断系统参数改变或损伤故障的原理；说搭建了基于非平衡Ｍ —ｚ干涉仪和ＰＣ相位解调技术的光纤光栅平面冲击信号检测系统；Ｇ测
中图分类号：Ｐ１．４Ｔ２２１文献标识码：ＡＤＯ：０３６／．ｓ．０１５７．０１１．２Ｉ１．９９ｊｉｎ１０－０８２１．２０２ｓ