第10章 时序逻辑电路

10.2 寄存器
存放二进制数据或代码的电路称为寄存器
寄存器由触发器构成。一个触发器可以存储1位二进制代 码，存放n位二进制代码的寄存器，需用n个触发器来构成 10.2.1数据寄存器
Q0 D0 1D C1 Q1 D1 1D C1 Q2 D2 1D C1 Q3 D3 1D C1
CP
D0 D1
D2
D3
无论寄存器中原来的内容是什么，只要送数控制时钟脉冲CP 上升沿到来，加在数据输入端的数据D0～D3，就立即被送 进寄存器 n1 n1 n1 n1
Q3 Q2 Q1 Q0 D3 D2 D1D0
10.2.2 移位寄存器 寄存器中的各位数据在移位控制信号作用下，依次向高位 或向低位移动1位。具有移位功能的寄存器称为移位寄存器
集成移位寄存器74LS194
具有串行、并行输入，串行、并行输出及双向移位功能。 DSL和DSR分别是左移和右移串行输入端，D0、D1、D2 和D3是并行输入端，Q0和Q3分别是左移和右移时的串 行输出端，Q0、Q1、Q2和Q3为并行输出端
10.3 计 数 器
10.3.1 计数器的分类 按计数过程中计数器数字的增减分类，可以把计数器分为加计数 器、减计数器和可逆计数器。 按计数进制分类，可分为二进制计数器、十进制计数器和其他进 制计数器等。 按计数器中触发器翻转的先后次序分类，又可把计数器分为同步 计数器和异步计数器两种。 在同步计数器中，计数脉冲CP同时加到所有触发器的时钟端，触 发器是同时翻转的。在异步计数器中，各个触发器不是同时被触 发的 计数器由触发器组成。一位触发器可以表示一位二进制数， n位二进制数要用n个触发器
0 0 1 1
0 1 0 1
S D 0, RD 1 触发器输出Q=1
Qn称为现态，Qn + 1称为次态
SD
称为置1端
S D RD 0 触发器输出Q Q 1
此种情况在使用中应禁止出现
S D 1, RD 0 触发器输出Q=0
RD 称为置0端或复位端
【例】 设基本RS触发器的初态为0， R D 和 S D 的电压波形 如图所示，试画出 Q 和 Q 端的输出波形。
RD
SD
Qn + 1 不定 0 1 Qn
功 能 禁止 置0 置1 保持
当 R D S D 1，触发器保 持原态不变。 如果原输出状态Q = 0，则G2输 出为1; G1的两个输入端均为1， 所以输出Q = 0不变; 如果原状态Q = 1时，则Q 0, 从而 G1输出Q保持1,不变。 由过去的状态决定现在状态的 功能就是触发器的记忆功能
例： 用74LS161构成十二进制加法计数器。 解：反馈清零法
过渡 状态 1100 产生 清零 信号
2．置数法 置数法适用于具有置数功能的集成计数器
注意：计数器也有异步置数和同步置数两种 异步置数： 置数信号为有效电 平时，不管有无CP 脉冲，计数器立即 置数 同步置数 置数信号为有效 电平时，CP脉冲 到来后，计数器 才置数
常用的计数器主要有二进制和十进制，当需要其他任意进制计 数器时，只能用已有的计数器产品经过外电路的不同联结得到 实现任意进制计数器的方法有复位法（清零法）和 置位法（置数法）两种 1．清零法 利用其清零端进行反馈置0，得到小于原进制的多种进制的计数器 【例】 利用清零法将集成二— 五—十进制计数器74LS90接成 六进制计数器 0000→0001→0010→0011 →0100→0101→0000 由于Q1和Q2端分别接到清零 端R0(1)和R0(2)，出现0110的 状态后，计数器立即清零
课堂练习： 分别用74LS161和74LS90构成7进制加法计 数器（反馈清零法）
第10章 触发器和时序逻辑电路
时序逻辑电路由组合逻辑电路和具有记忆功能的触发器构成。
特点：输出不仅取决于电路的当前输入，而且还与电路的原来 状态有关
10.1 双稳态触发器
双稳态触发器是组成时序逻辑电路的基本单元。 按其逻辑功能可分为RS触发器，JK触发器、D触发器、T触发器
10.1.1 RS触发器 1．基本RS触发器
1．异步二进制计数器
异步二进制加法Hale Waihona Puke Baidu数器
Qn1 JQn KQn Qn
CP下降沿触发
每出现两个CP计数脉冲，Q0输出一个脉冲，即频率减半，称为 对CP计数脉冲二分频。同理，Q1为四分频，Q2为八分频，Q3为 十六分频。因此，在许多场合，计数器也可作为分频器使用，以 得到不同频率的脉冲
异步二进制减法计数
主从JK触发器的逻辑功能表
J 0 0 1 K 0 1 0 Qn + 1 Qn 0 1 功 能 保持 置0 置1
Qn 1 JQ KQ
Q、Qn + 1分别为CP 下降沿时刻之前和之 后触发器的状态
1
1
Q
计数
【例】 已知主从JK触发器的输入J、K和时钟CP的波形如 图所示。设触发器初始状态为0态，试画出Q的波形。 下降沿触发
D 0 1 Qn + 1 0 1 功能 置0 置1
状态方程: Qn + 1 = D (CP= 时)
【例】 已知上升沿触发的D触发器输入D和时钟CP的波形如图 所示，设触发器初态为0，试画出Q端波形 状态方程: Qn + 1 = D
(CP= 时) 其它时刻输出不变
集成电路边沿D触发器74LS74 SD、RD分别为异步置1端和 异步置0端（或异步复位端） CP上升沿触发
1S1 1S2 1R
2S 2R
（ 4 ） 1Q （ 7 ） 2Q （ 9 ） 3Q （ 13 ） 4Q
有两个基本RS触发器 具有两个输入端S1和 S2，这两个输入端的 逻辑关系为与逻辑， 即 S S1 S 2
UCC 4S 4R 4Q 3S2 3S1 3R 3Q
16 15 14 13 12 11 10 9
12进制计数器(0—11) 0000→0001→0010→0011→0100→0101 ↑ ↓ 161为同步置数计数器 1011←1010←1001←1000←0111←0110
例： 用74LS90构成8421BCD码的8进制加法计数 器。 解（1）采用反馈清零法。
（2）采用反馈置9法。
首先连接成8421BCD码十进制计数器，然后在此基础 上采用反馈置9法。8进制加法计数器的计数状态为 1001、0000～0110，其状态转换图如图（a）所示。
(1) 74161型四位同步二进制计数器
清零 预置 控制 时钟
预置数据输入
A3 A2 A1 A0 Q3
输 出
Q2 Q1 Q0
RD
0
LD
×
EP ×
ET ×
CP ×
×
×
×
1
1 1
0
1 1
×
0 ×
×
× 0
↑
× ×
d3
× ×
d2
× ×
d1
× ×
× d0 × ×
0
0
0
0
d0
d3
d2
保持 保持
d1
1
1
1
1
↑
×
钟控RS触发器的逻辑功能表 R 0 0 1 S 0 1 0 Qn + 1 Qn 1 0 功 能 保持 置1 置0
CP = 1，G3和G4门打 开，R和S端的信号才 能送入基本RS触发器， 使触发器的状态发生 变化 钟控RS触发器的特 性方程为：
Qn 1 S RQn RS 0
1
1
不定
禁止
双J-K触发器74LS76
输 入 输出 J × × × 0 1 0 K × × × 0 0 1 Qn+1 1 0 Φ Qn 1 0
SD
0 1 0 1 1 1
RD
1 0 0 1 1 1
CP × × × ↓ ↓ ↓
Q n+1
0 1 Φ
1K 1Q 1Q GND 2K 2Q 2Q 2J
16 15 14 13 12 11 10
注意：计数器有异步清零和同步清零两种 异步清零： 清零信号为有效电平时，不管有无CP脉冲，计数器立即清零 同步清零： 清零信号为有效电平时，CP脉冲到来后，计数器才清零 以构成6进制计数器为例， 90为异步清零计数器，计数器输出 为0110时，立即清零，0110为非常短暂的状态，不显示。 如用同步清零计数器如162或163，则应在0101时产生清零信 号，下个CP脉冲到来之前,计数器输出为5,下个CP脉冲到来之 后，计数器清零，0101变为0000，从而实现六进制计数。
【例】 已知钟控RS触发器的输入信号R、S及时钟脉冲CP的波 形如图所示。设触发器的初始状态为0，试画出输出Q的波形图。
CP = 0，Q不变
CP = 1,Q按功能 表变化
R
S
Qn + 1
功 能
0
0 1 1
0
1 0 1
Qn
1 0 不定
保持
置1 置0 禁止
10.1.2 JK触发器 主从型JK触发器由两个钟控RS触发器串联组成，分别称为主触 发器和从触发器。J和K是信号输入端。时钟CP控制主触发器和 从触发器的翻转 CP端加小圆圈表示下降沿触发
3S1 3S2 3R
4S
1
2
3
4
5
6
7
8
1R 1S1 1S2 1Q 2R 2S 2Q GND
4R
4LS279逻辑符号和引脚图
2．钟控RS触发器
实际应用中往往要求触发器的翻转时刻受统一时钟脉冲CP控制。 用CP控制的RS触发器称为钟控RS触发器
R D 直接复位端 S D 直接置位端
CP = 0，G3和G4门 被封锁
SD
低电平置1
R D S D 1，触发器保持不变。
RD 低电平置0
SD RD 0 时,输出为1,但当输入同时变
为1时,输出不定
集成基本RS触发器74LS279 内部包含4个基本RS触发器 输入信号均为低电平有效
（2） （3） （1）
（6） （5） （11） （12） （10） （15） （14）
74LS90型计数器的功能表
复位输入 R0(1) R0(2) 置位输入 S9(1) 0 × S9(2) × 0 时 钟 Q3 输 Q2 出 Q1 Q0 CP
1 ×
× 0 0 ×
1 ×
0 × × 0
× ×
↓ ↓ ↓ ↓
0 1
0 0
计 数 计 数 计 数 计 数
0 0
0 1
1
× 0 × 0
1
0 × 0 ×
9
Qn
0 1
74LS76
1 1
1 1
↓ 1
1 ×
1 ×
Qn
Qn
Qn
1
2
3
4
5
6
7
8
Qn
1CP 1SD 1RD 1J UCC 2CP 2SD 2RD
CP下降沿触发
10.1.3 D触发器 主从JK触发器是在CP脉冲高电平期间接收信号，如果在CP高 电平期间输入端出现干扰信号，那么就有可能使触发器产生与 逻辑功能表不符合的错误状态。 边沿触发器的电路结构可使触发器在CP脉冲有效触发沿到来 前一瞬间接收信号，在有效触发沿到来后产生状态转换，这种 电路结构的触发器大大提高了抗干扰能力和电路工作的可靠性
Qn + 1 = D CP= 时
Q3Q2Q1Q0：1111→1110 →1101 → 1100 →… →0000
2．同步二进制计数器 为提高计数速度，将计数脉冲输入端与各个触发器的C端相连。 在计数脉冲触发下，所有应该翻转的触发器可以同时动作，这 种结构的计数器称为同步计数器
各个触发器只要满足J = K = 1的条件，在CP计数脉 冲的下降沿，Q即可翻转
10.3.2 集成计数器 四位二进制加计数器状态图 0000 →0001 →0010 →0011 →0100 → 0101→ 0110→0111 →1000 → 1001→1010 → 1011→1100 →1101 →1110→1111→0000 两种常用的集成计数器：二进制计数器74LS161和十进制计数 器74LS90。 74LS160型同步十进制计数器 ，外引线排列图和功能表与 74LS161型同步二进制计数器完全相同
×
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计数
0000 →0001 →0010 →0011 → →0100 → 0101→ 0110→0111 →1000 → 1001→1010 → 1011 →1100 →1101 → 1110→ 1111 →0000 十六个状态
(2) 74LS90异步十进制计数器
由一个一位二进制计数器和一个异步五进制计数器组成。如果 计数脉冲由CPA端输入，输出由QA端引出，即是二进制计数器； 如果计数脉冲由CPB端输入，输出由QDQCQB引出，即是五进制 计数器；如果将QA与CPA相连，计数脉冲由CPA输入，输出由 QDQCQBQA引出，即为8421BCD码十进制计数器