第4章 时序逻辑电路
(完整版)触发器时序逻辑电路习题答案
第4章 触发器4.3 若在图4.5电路中的CP 、S 、R 输入端，加入如图4.27所示波形的信号，试画出其Q 和Q 端波形，设初态Q =0。
SRCP图4.27 题4.3图解：图4.5电路为同步RS 触发器，分析作图如下：S RQ4.5 设图4.28中各触发器的初始状态皆为Q =0，画出在CP 脉冲连续作用下个各触发器输出端的波形图。
Q 11CPQ 3CPCPQ 2Q 6Q 4Q 5CP图4.28 题4.5图解：Q Q nn 111=+ Q Q n n 212=+ Q Q nn 313=+Q Q n n 414=+ Q Q n n 515=+ Q Q nn 616=+Q 1CP Q 2Q 3Q 4Q 5Q64.6 试写出 图4.29(a)中各触发器的次态函数（即Q 1 n+1 、 Q 2 n+1与现态和输入变量之间的函数式），并画出在图4.29（b ）给定信号的作用下Q 1 、Q 2的波形。
假定各触发器的初始状态均为Q =0。
1A BCP＞1D C1=1A BQ 1Q 2Q 2(a)BA(b)图4.29题4.6图解：由图可见：Q B A AB Q n n 111)(++=+ B A Q n ⊕=+12B A Q 2Q 14.7 图4.30（a ）、（b ）分别示出了触发器和逻辑门构成的脉冲分频电路，CP 脉冲如图4.30（c ）所示，设各触发器的初始状态均为0。
（1）试画出图（a ）中的Q 1、Q 2和F 的波形。
（2）试画出图（b ）中的Q 3、Q 4和Y 的波形。
Y（b ）（c ）CPQ 1Q 2（a ）图4.30 题4.7图解： （a ）Q Q nn 211=+ QQ nn 112=+ Q F 1CP ⊕= R 2 = Q 1 低电平有效CPQ 1Q 2F（b ）Q Q Q n n n 4313=+ Q Q Q n n n 4314=+ Q Q Y nn43=CP 3= CP 上降沿触发 CP 4= CP 下降沿触发CPQ 3Q 4Y4.8 电路如图4.31所示，设各触发器的初始状态均为0。
第4章 时序逻辑电路设计
1模型
时序电路按其状态的改变方式不同，可分为同 步时序逻辑电路和异步时序逻辑电路两种，在 图4.5中，当CLK1与CLK2为相同信号时，该 电路为同步电路；当CLK1与CLK2为不同信号 时，该电路为异步电路。
output q;
reg
q;
always@(posedge clk or posedge rst)
begin
if(rst==1’b1)
q<=1’b0;
else if(en==1’b1)
q<=data;
else ;
end
endmodule
带同步复位、上升沿触发的触发器
module dff_synrst(data,rst,clk,q); input data,rst,clk; output q; reg q; always@(posedge clk) begin if(rst==1’b1) q<=1’b0; else q<=data; end
本设计要求用仿真和测试两种手段来验证 计数器的功能。实验时，可以通过修改十进 制计数器的设计得到六进制、100进制计数器。
三、设计要求
(1) 完成各模块的Verilog HDL设计编码； (2) 进行功能仿真； (3) 下载并验证计数器功能； (4) 如果60进制计数器要求用6进制和10进制
计数器搭建电路，请画出设计连接图，并 完成设计编码和验证。
else q<=data; end endmodule
带异步复位和置位、上升沿触发的触发器
module dff_asynrst(data,rst,set,clk,q);
时序逻辑电路知识要点复习
《时序逻辑电路》知识要点复习一、时序逻辑电路1、时序逻辑电路：电路的输出状态不仅与同一时刻的输入状态有关，也与电路原状态有关。
时序逻辑电路具有记忆功能。
2、时序逻辑电路分类：可分为两大类：同步时序电路与异步时序电路。
（1）同步时序电路：各触发器都受到同一时钟脉冲控制，所有触发器的状态变化都在同一时刻发生。
（2）异步时序电路：各触发器没有统一的时钟脉冲(或者没有时钟脉冲)，各触发器状态变化不在同一时刻发生。
计数器、寄存器都属于时序逻辑电路。
3、时序逻辑电路由门电路和触发器组成，触发器是构成时序逻辑电路的基本单元。
二、计数器1、计数器概述：（1）计数器：能完成计数，具有分频、定时和测量等功能的电路。
（2）计数器的组成：由触发器和门电路组成。
2、计数器的分类：按数制分：二进制计数器、十进制计数器、N 进制(任意进制)计数器；按计数方式分：加法计数器、减法计数器、可逆计数器；按时钟控制分：同步计数器、异步计数器。
3、计数器计数容量（长度或模）:计数器能够记忆输入脉冲的数目，就称为计数器的计数容量（或计数长度或计数模），用 M 表示。
3 位二进制同步加法计数器：M=23=8，n 位二进制同步加法计数器：M=2n，n 位二进制计数器需要用n个触发器。
4、二进制计数器(1)异步二进制加法计数器：如下图电路中，四个JK触发器顺次连接起来，把上一触发器的Q 端输出作为下一个触发器的时钟信号，CP0=CP CP1=QCP2=Q1CP3=Q2，J=K=1J1=K1=1 J2=K2=1 J3=K3=1Q3Q2Q1Q为计数输出，Q3为进位输出，Rd 为异步复位（清0）这样构成了四位异步二进制加计数器。
在计数前清零，Q3Q2Q1Q=0000；第一个脉冲输入后，Q3Q2Q1Q=0001；第二个脉冲输入后，Q3Q2Q1Q=0010；第三个脉冲输入后，Q3Q2Q1Q=0011，……，第15个脉冲输入后，Q3Q2Q1Q=1111，第16个脉冲输入后，Q3Q2Q1Q=0000，并向高位输出一个进位信号，当下一个脉冲来时，进入新的计数周期。
第4章 时序逻辑电路
建立时间tsetup：输入信号D在时钟边沿到达前需稳定的时间
保持时间thold ：输入信号D在时钟边沿到达后需继续稳定的时间
20
2.4 D触发器
带使能端的D触发器：通过使能端EN信号来控制是否在时钟信号的触
发边沿进行数据的存储。
2选1
多路复用器
EN有效（=1） 选择外部D输入
EN无效（=0） 保持触发器当前的输出
D锁存器状态表、状态图和特征方程
状态转移表
D
Q*
0
1
0
1
D锁存器的时序图
特征方程：Q* = D（C=1）
状态图
D=1
D=0
0
1
D=1
D=0
D
C
Q
18
2.4 D触发器
由一对主、从D锁存器构成
主
D触发器符号
CLK
从
主锁存器
从锁存器
L
写入
不变
上升沿
锁存
开始写入
H
不变
写入
从锁存器只在时钟CLK的上升沿到来时采样主锁存器的输出QM的
• 输出逻辑模块G ：输出函数（现态和外部输入的逻辑函数）
Mealy型：输出依赖于当前状态和当前输入信号
Moore型：输出仅依赖于当前状态，和当前输入信号无关
输出=G(现态,输入)
标准脉冲信号
属于Mealy型时序逻辑电路
6
1.2 时序逻辑电路基本结构
Moore型：输出信号仅依赖于当前状态。
输出=G(现态)
在置位态下，若R输入变为高电平，则经过两级门延迟变为复位态
数字电子技术基础第四章习题及参考答案
数字电子技术基础第四章习题及参考答案第四章习题1．分析图4-1中所示的同步时序逻辑电路，要求：（1）写出驱动方程、输出方程、状态方程；（2）画出状态转换图，并说出电路功能。
CPY图4-12．由D触发器组成的时序逻辑电路如图4-2所示，在图中所示的CP脉冲及D作用下，画出Q0、Q1的波形。
设触发器的初始状态为Q0=0，Q1=0。
D图4-23．试分析图4-3所示同步时序逻辑电路，要求：写出驱动方程、状态方程，列出状态真值表，画出状态图。
CP图4-34．一同步时序逻辑电路如图4-4所示，设各触发器的起始状态均为0态。
（1）作出电路的状态转换表；（2）画出电路的状态图；（3）画出CP作用下Q0、Q1、Q2的波形图；（4）说明电路的逻辑功能。
图4-45．试画出如图4-5所示电路在CP波形作用下的输出波形Q1及Q0，并说明它的功能（假设初态Q0Q1=00）。
CPQ1Q0CP图4-56．分析如图4-6所示同步时序逻辑电路的功能，写出分析过程。
Y图4-67．分析图4-7所示电路的逻辑功能。
（1）写出驱动方程、状态方程；（2）作出状态转移表、状态转移图；（3）指出电路的逻辑功能，并说明能否自启动；（4）画出在时钟作用下的各触发器输出波形。
CP图4-78．时序逻辑电路分析。
电路如图4-8所示：（1）列出方程式、状态表；（2）画出状态图、时序图。
并说明电路的功能。
1C图4-89．试分析图4-9下面时序逻辑电路：（1）写出该电路的驱动方程，状态方程和输出方程；（2）画出Q1Q0的状态转换图；（3）根据状态图分析其功能；1B图4-910.分析如图4-10所示同步时序逻辑电路，具体要求：写出它的激励方程组、状态方程组和输出方程，画出状态图并描述功能。
1Z图4-1011．已知某同步时序逻辑电路如图4-11所示，试：（1）分析电路的状态转移图，并要求给出详细分析过程。
（2）电路逻辑功能是什么，能否自启动？（3）若计数脉冲f CP频率等于700Hz，从Q2端输出时的脉冲频率是多少?CP图4-1112．分析图4-12所示同步时序逻辑电路，写出它的激励方程组、状态方程组，并画出状态转换图。
4时序逻辑电路习题解答
自我测验题1．图T4.1所示为由或非门构成的基本SR锁存器，输入S、R的约束条件是。
A．SR=0B．SR=1C．S+R=0D．S+R=1QG22QRS图T4.1 图T4.22．图T4.2所示为由与非门组成的基本SR锁存器，为使锁存器处于“置1”状态，其RS⋅应为。
A．RS⋅=00C．RS⋅=10D．RS⋅=113．SR锁存器电路如图T4.3所示，已知X、Y波形，判断Q的波形应为A、B、C、D 中的。
假定锁存器的初始状态为0。
XYXYABCD不定不定（a）(b)图T4.34．有一T触发器，在T=1时，加上时钟脉冲，则触发器。
A．保持原态B．置0C．置1D．翻转5．假设JK触发器的现态Q n=0，要求Q n+1=0，则应使。
A．J=×，K=0B．J=0，K=×C．J=1，K=×D．J=K=16．电路如图T4.6所示。
实现AQQ nn+=+1的电路是。
4 时序逻辑电路习题解答63A AA AA ．B ．C ．D ．图T4.67．电路如图T4.7所示。
实现n n Q Q =+1的电路是 。
CPCPCPA ．B ．C ．D ．图T4.78．电路如图T4.8所示。
输出端Q 所得波形的频率为CP 信号二分频的电路为 。
1A ． B ． C ．D ．图T4.89．将D 触发器改造成T 所示电路中的虚线框内应是 。
TQ图T4.9A ．或非门B ．与非门C ．异或门D ．同或门 10．触发器异步输入端的作用是 。
A ．清0 B ．置1 C ．接收时钟脉冲 D ．清0或置1 11．米里型时序逻辑电路的输出是 。
A ．只与输入有关B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关12．摩尔型时序逻辑电路的输出是 。
A ．只与输入有关 B ．只与电路当前状态有关C ．与输入和电路当前状态均有关D ．与输入和电路当前状态均无关13．用n 只触发器组成计数器，其最大计数模为 。
第四章同步时序逻辑电路逻辑电路可分为组合逻辑电路和时
组合逻辑电路的模型：
x1
输入
xn
组合 逻辑 电路
F1
输出
Fm
Fi fi (x1,, xn ) i 1,, m
2 触发器
触发器是一种具有两个稳定状态、并且能可靠地设置其状 态的电路单元。触发器通常由逻辑门构成。
同步时序逻辑电路中常常用触发器作为存储元件。
4.2.1 RS触发器
1. 基本RS触发器
4.2.2 D触发器
D触发器除时钟信号输入端外有一个输入端D，具有置0、 置1的功能。D触发器受时钟信号控制，只有当时钟信号 有效时，才能通过输入端D设置其状态；若时钟信号无效， 无论输入端D是什么信号，D触发器保持先前的状态不变。
D触发器的状态方程为：
Q(n1) D
为避免“空翻”现象，实际使用的D触发器采用了维持阻 塞结构，称为维持阻塞D触发器。维持阻塞D触发器在时 钟信号的上升沿采样输入端D并设置状态，具有较高的稳 定性和可靠性。
而存储元件的输出y1, …, yr也作为组合逻辑部分的内部输入， y1, …, yr称为同步时序逻辑电路的状态。当新的时钟信号没 有到来的时候，同步时序逻辑电路的状态y1, …, yr不会发生 改变，即使输入x1 , …, xn有变化状态y1, …, yr也不会改变； 对于新的时钟信号到来之前的状态y1, …, yr称为现态，记作 记作y (n)或y；当新的时钟信号到达后，存储电路会根据激 励信号Y1, …, Yr而改变其输出y1, …, yr ，此时的状态称为次 态，记作y (n + 1)。当时钟信号没有到达时，电路处于现态， 次态是电路未来变化的走向；当时钟信号到来后，先前的 次态成为当前的现态。
在不完全确定状态表中，判断两个状态是否相容的条件是： 在所有的输入条件下，
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
时序逻辑电路
3 ． 异步减 法计 数器
（1）3位递减计数器的状态
（2）电路组成
二 、 十进制计数器
十进制递减计数器的状态
1．电路组成
异步十进制加法计数器
2．工作原理
（1）计数器输入0～9个计数脉冲时，工作过程与4位二进制异步加法计数器完 全相同，第9个计数脉冲后，Q3Q2Q1Q0状态为1001。 （2）第10个计数脉冲到来后，此时计数器状态恢复为0000，跳过了1010~1111 的6个状态，从而实现842lBCD码十进制递增计数的功能。
④ 最 高 位 触 发 器 FF 3 是 在 Q 0 、 Q 1 、 Q 2 同 时 为 1 时 触 发 翻 转 ， 即 FF 0 ～ FF 2 原均为 1 ，作加 l 计数时，产生进位使 FF 3 翻转为 l 。
（2）电路组成
4位二进制同步加法计数器逻辑图
工
程
应
用
计数不正常的故障检测 第一步，先查工作电源是否正常；第二步，检查触 发器的复位端是否被长置成复位状态；第三步，用示波器观测计数脉冲是否加到 了触发器的CP端；第四步，替换触发器，以确定集成电路是否损坏。
第二节 计数器
在数字系统中，能统计输入脉冲个数的电路称为计数器。
一 、二进 制计 数器 1 ． 异步二 进制 加法计 数器
每输入一个脉冲，就进行一次加 1 运算的计数器称为加法 计数器，也称为递增计数器。 4 个 JK 触发器构成的异步加 法计数器如下图所示。
图中 FF 0 为最低位触发器，其控制端 C l 接收输入脉冲，输 出信号 Q 0 作为触发器 FF 1 的 CP ， Q 1 作为触发器 FF 2 的 CP ， Q 2 作为 FF 3 的 CP 。各触发器的 J 、 K 端均悬空，相当于 J = K =1 ，处于计数状态。各触发器接收负跳变脉冲信号时 状态就翻转，它的时序图见下图。
第四章 时序逻辑电路(2)
而译码器地址输入A2A1A0分别对应Q1Q2Q3（注意，不能 看成A2A1A0对应Q3Q2Q1），所以：
DIL A2 A1 A0 A2 A1 A0 A2 A1 A0 Q1Q2Q3 Q1Q2 Q3 Q1Q2 Q3
两个控制信号S1、S0实现对数据保持、左移、右移、 置数等四种功能的选择；这一选择是通过S1、S0会同四个 与或非门构成四个4选1数据选择器来实现的。
DIR为右移串行输入端，DIL为左移串行输入端；
D0、D1、D2和D3是并行输入端。
Q0和Q3分别是左移和右移时的串行输出端。
Q0、Q1、Q2和Q3为并行输出端。
图4.47给出了74LS194A的逻辑符号和引脚排列。
根据上述功能分析，可以得到其功能如表4.16所示。
【例4.8】试用二片74LS194A扩展成8位双向移位寄存器。
解，将低位片的Q3连接到高位片的DIR，同时将高位片的 Q0连接到低位片的DIL如图4.48，即可将二片74LS194A扩 展成8位双向移位寄存器。
【例4.4】用74LS160组成48进制计数器。 解：因为N＝48，而74LS160为模10计数器，所以要 用两片74LS160构成此计数器。 先将两芯片采用同步级联方式连接成100进制计数器。
然后再借助74LS160异步清零功能，当计数值为48（十 进制）时，（此时计数器输出状态为0100 1000），即当高 位片（2）的Q2和低位片（1）的Q3同时为1，使两芯片异步 清零端有效，则计数器立即返回0000 0000状态。
（1）根据设计要求，设定逻辑状态，导出对应的原始状态 图或状态表。
数字电路第四章答案
数字电路第四章答案【篇一：数字电路答案第四章时序逻辑电路2】p=1，输入信号d被封锁，锁存器的输出状态保持不变；当锁存命令cp=0，锁存器输出q?d，q=d；当锁存命令cp出现上升沿，输入信号d被封锁。
根据上述分析，画出锁存器输出q及 q的波形如习题4.3图（c）所示。
习题4.4 习题图4.4是作用于某主从jk触发器cp、j、k、 rd及 sd 端的信号波形图，试绘出q端的波形图。
解：主从jk触发器的 rd、且为低有效。
只有当rd?sd?1 sd端为异步清零和复位端，时，在cp下降沿的作用下，j、k决定输出q状态的变化。
q端的波形如习题4.4图所示。
习题4.5 习题4.5图（a）是由一个主从jk触发器及三个非门构成的“冲息电路”，习题4.5图（b）是时钟cp的波形，假定触发器及各个门的平均延迟时间都是10ns，试绘出输出f的波形。
cpf cp100ns10nsq（a）f30ns10ns（b）（c）习题4.5图解：由习题4.5图（a）所示的电路连接可知：sd?j?k?1，rd?f。
当rd?1时，在cp下降沿的作用下，且经过10 ns，状态q发生翻转，再经过30ns，f发生状态的改变，f?q。
rd?0时，经过10ns，状态q=0。
根据上述对电路功能的分析，得到q和f的波形如习题4.5图（c）所示。
习题4.6 习题4.6图（a）是一个1检出电路，图（b）是cp及j端的输入波形图，试绘出 rd端及q端的波形图（注：触发器是主从触发器，分析时序逻辑图时，要注意cp=1时主触发器的存储作用）。
cpj（a）qd（c）cp j（b）习题图解：分析习题4.6图（a）的电路连接：sd?1,k?0,rd?cp?q；分段分析习题4.6图（b）所示cp及j端信号波形。
（1）cp=1时，设q端初态为0，则rd?1。
j信号出现一次1信号，即一次变化的干扰，且k=0，此时q端状态不会改变；（2）cp下降沿到来，q端状态变为1，rd?cp，此时cp=0，异步清零信号无效；（3）cp出现上升沿，产生异步清零信号，使q由1变为0，在很短的时间里 rd又恢复到1；（4）同理，在第2个cp=1期间，由于j信号出现1信号，在cp下降沿以及上升沿到来后，电路q端和 rd端的变化与（2）、（3）过程的分析相同，其波形如习题4.6图（c）所示。
时序逻辑电路
第六章时序逻辑电路时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。
本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。
然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。
最后简要介绍同步时序逻辑电路的设计方法。
6.1 时序逻辑电路的基本概念一．时序逻辑电路的结构及特点时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。
时序电路中必须含有具有记忆能力的存储器件。
存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。
由触发器作存储器件的时序电路的基本结构框图如图6.1.1所示，一般来说，它由组和电路和触发器两部分组成。
1 X i X Z1 Z jÊäÈëÐźÅÐźÅÊä³ö·¢Æ÷´¥·¢ÆÐźÅÊä³öÐźÅͼ6.1.1 ʱÐòÂß¼µç·¿òͼ二．时序逻辑电路的分类按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。
按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。
米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有关。
数字电子技术基础(第四版)-第4章-组合逻辑电路解析PPT课件
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54
设计实例2：用2N选一数据选择器实现 N+1个变量的逻辑函数。
设计思想： ①将N个变量接数据选择器的选择输入端（即地址端） ②余下的一个变量作为数据选择器的数据输入端。
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55
例：用74153实现三变量函数。
F (A ,B ,C ) m (1 ,3 ,5 ,6 )
解一：设B接A1，C接A0。
A
' 0
)
m2
'
...
Y7 ' ( A2 A1A0 ) m 7 '
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45
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46
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47
三、用译码器构成函数发生器P186
例1：
请写出Y的逻辑函数式
Y(Y3'Y4'Y5')' Y3Y4 Y5
m3 m4 m5
m(3, 4,5)
Y A 'B C A B 'C ' A B 'C
-
48
例2：用74138构成下 列函数发生器：
F A 'B 'C A 'B C A B 'C A B C ' 0 B 'C ' ( A ' A ) B 'C A B C ' A 'B C
0 m 0 1 m 1 A m 2 A 'm 3
D 0 m 0 D 1 m 1 D 2 m 2 D 3 m 3
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56
解二：设A接A1，B接A0。
4）画逻辑图（略）
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31
三、优先编码器 8线-3线优先编码器
74HC148
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1、功能表
输入：I 0 ~ I 7 ,共8个输入端
西安电子科技大学_数字电路基础课件_4_组合逻辑电路
38
B
A1 －
Y1 Y2
C 1
A0 译 码
器 E1
E2A E2B
Y3
Y4 Y5 Y6 Y7
F
26
译码器 －－ 二－十进制译码器
二－十进制译码器（BCD译码器）：将BCD码译成10位信号 状态（高、低电平）。（如：4－10译码器74LS42）
A3 A2 A1 A0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
E1、 E2A 、E2B都是使能端； E1为高， E2A 、E2B都为低时，译码器工作使能。
24
译码器－－3－8译码器应用
例1：某处理器有16位地址线，可以寻址64KB内存空间。现有8片8KB的存储器， 请设计寻址电路。
例2：将2－4译码器用作数据分配器。
24
38
A13
Y0
A14
－ Y1 Y2
A
A
A
B
B
B
C
C
C
5
ABC ABC
ABC ABC
F
F ABC ABC ABC ABC
组合逻辑电路的分析方法－－例子
2、化简逻辑表达式；
F ABC ABC ABC ABC ABC
A
B
C
F
0
0
0
0
0
0
1
1
3、由逻辑表达式列出真值表；
0
1
0
1
0
1
1
0
1
0
0
1
4、由真值表概括出逻辑功能。
0000111
0011011
0101101
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16 15 14 13 12 11 10 9 CC4044
12345678
1R 1SA 1SB 1Q 2R 2S 2Q GND (a) 74LS279 的引脚图
4Q NC 1S 1R EN 1R 1S VSS
(b) CC4044 的引脚图
1S
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EN＝1时工作
EN＝0时禁止
所以，触发器可以记忆1位二值信号。根据逻 辑功能的不同，触发器可以分为RS触发器、 D触发器、JK触发器、T和T´触发器；按照结 构形式的不同，又可分为基本RS触发器、同 步触发器、主从触发器和边沿触发器。
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4.1.1 基本RS触发器
电 路 组 成 和 逻 辑 符 号
若 RS＝10，触发器就会翻转成为1状态。
②当触发器处在1状态，即Qn=1时，若输入信号 RS＝10或 11，触发器仍为1状态；
若 RS＝01，触发器就会翻转成为0状态。
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波形图
反映触发器输入信号取值和状态之间对应关系的图形称为 波形图
R S Q
Q
置1 保持 置1 置0
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Q
G1 &
S
G3 &
4.1.2 时钟触发器的功能
1、同步RS触发器
Q
Байду номын сангаас
Q
Q
Q
Q
& G2
R
& G4
Q
Q
S CP R
1S C1 1R
S CP R (a) 逻辑电路
S CP R (b) 曾用符号
S CP R (c) 国标符号
CP＝0时，R=S=1，触发器保持原来状态不变。
CP＝1时，工作情况与基本RS触发器相同。
退出
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2
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4.1 触发器
4.1.1 基本RS触发器
4.1.2 时钟触发器的功能
4.1.3 时钟触发器的触发方式
4.1.4 集成触发器
4.1.5 不同类型触发器间的转换
退出
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3
触发器是构成时序逻辑电路的基本逻辑部件。 它有两个稳定的状态：0状态和1状态； 在不同的输入情况下，它可以被置成0状 态或1状态； 当输入信号消失后，所置成的状态能够保 持不变。
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Q 10
&
S1
01 Q
&
1R
RS 10 01 11
Q 0 1 不变
③R=1、S=1时：根据与非门的逻辑功能不难推知，触发器保 持原有状态不变，即原来的状态被触发器存储起来，这体现了 触发器具有记忆能力。
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置1
不 允
不 确
置1
许定
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基本RS触发器的特点
（1）触发器的次态不仅与输入信号状态有关，而且与触 发器的现态有关。
（2）电路具有两个稳定状态，在无外来触发信号作用时， 电路将保持原状态不变。
（3）在外加触发信号有效时，电路可以触发翻转，实现 置0或置1。 （4）在稳定状态下两个输出端的状态和必须是互补关系， 即有约束条件。
置0
Q n1 1
置1
Q n1 Q n
保持
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的次 新态 的： 稳触 定发 状器 态接 。收
输 入 信 号 之 后 所 处
10
次态Qn+1的卡诺图
RS
Qn
00 01 11 10
0× 0
0
1
1× 0
1
1
特性方程
Qn1 (S ) RQn S RQn
R S 1
约束条件
触发器的特性方程就是触发器次态Qn+1
与输入及现态Qn之间的逻辑关系式
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状态图
描述触发器的状态转换关系及转换条件的图形称为状态图 10/
×1/
0
1
1×/
01/ ①当触发器处在0状态，即Qn=0时，若输入信号 RS＝01或 11，触发器仍为0状态；
？ Q 1
1Q
&
&
S0
0R
RS 10 01 11 00
Q 0 1 不变 不定
④R=0、S=0时：Q=Q=1，不符合触发器的逻辑关系。并且由 于与非门延迟时间不可能完全相等，在两输入端的0同时撤除 后，将不能确定触发器是处于1状态还是0状态。所以触发器不 允许出现这种情况，这就是基本RS触发器的约束条件。
第四章 时序逻辑电路
学习要点： •触发器的逻辑功能及使用 •时序电路的分析方法和设计方法 •计数器、寄存器等中规模集成电路的逻 辑功能和使用方法
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第4章 时序逻辑电路
4.1 触发器
4.2 时序逻辑电路的分析和设计方法
4.3 时序单元电路及时序MSI应用
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信号输出端，Q=0、Q=1的状态称0 状态，Q=1、Q=0的状态称1状态，
Q
Q
Q
Q
&
&
S
R
S
R
S
R
(a) 逻辑图
(b) 逻辑符号
信号输入端，低电平有效。
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工作原理
Q
0
Q
1
RS
Q
10
0
&
&
S1
0R
①R=0、S=1时：由于R=0，不论原来Q为0还是1，都有Q=1；
在数字电路中，凡根据输入信号R、S情况的 不同，具有置0、置1和保持功能的电路，都 称为RS触发器。
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集成基本RS触发器
2S
VCC 4S 4R 4Q 3SA 3SB 3R 3Q
VDD 4S 4R 1Q 2R 2S 3Q 2Q
16 15 14 13 12 11 10 9 74LS279
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特性表（真值表）
态现 ，态 也： 就触 是发 触器 发接 器收 原输 来入 的信 稳号 定之 状前 态的 。状
R S Qn
00 0 0 01 01 0 01 1 10 0 10 1
11 0 11 1
Q n1
不用 不用
0 0 1 1
0 1
功能
不允许
Q n1 0
再由S=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都
将变成0状态，这种情况称将触发器置0或复位。R端称为触发
器的置0端或复位端。
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Q1
0Q
RS
Q
10
0
&
&
01
1
S0
1R
②R=1、S=0时：由于S=0，不论原来Q为0还是1，都有Q=1； 再由R=1、Q=1可得Q＝0。即不论触发器原来处于什么状态都 将变成1状态，这种情况称将触发器置1或置位。S端称为触发 器的置1端或置位端。