第11章组合逻辑电路与时序逻辑电路

第11章 组合逻辑电路 与时序逻辑电路
知识目标 ● 理解组合逻辑电路的读图方法和 步骤。 ● 了解典型编码、译码集成电路的 引脚功能，会根据功能表正确使用。 ● 了解半导体数码管的基本结构和 工作原理。
● 熟悉RS触发器、JK触发器、D触 发器的逻辑功能。 ● 了解集成移位寄存器的基本功能 和应用。 ● 掌握典型计数集成电路的引脚功 能和应用常识。
（2）检查电路连线无误后，VCC端接 上 + 5V电源。 （3）在计数器的CP端连续输入单个 脉冲，观测数码器的显示结果，并用 万用表对74LS48的a～g引脚电平进 行测量，记录于表11.14中。
图11.45 十进制数码显示计数器
5．问题讨论
（1）若将74LS48的 CR 脚置于低电 平，对计数器的工作有何影响？ （2）若数码显示器的a段缺画，分析 故障可能原因，并说明检修方法。
寄存器主要用来暂存数码和信息，在 计算机系统中常常要将二进制数码暂时存 放起来等待处理，这就需要由寄存器存储 参加运算的数据。
寄存器由触发器和门电路组成，一个 触发器只能存放一位二进制数码，存放N 位二进制数码就需要N个触发器。
寄存器有多种类型，按寄存器功能的 不同，可分为数码寄存器和移位寄存器； 按寄存器输入、输出方式不同，可分为并 行方式和串行方式。
11.1.3 译码器
译码是编码的逆过程，其功能是把某 种代码“翻译”成一个相应的输出信号
1．通用译码器
通用译码器常用的有二进制译码器、 二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线 译码器。
图11.8 2-4线译码器方框图
图11.9 74LS138集成译码器
并行方式是各位数码从寄存器各个触 发器同时输入或同时输出，如图11.33（a） 所示；串行方式是各位数码从寄存器输入 端逐个输入，在输出端是逐个输出，如图 11.33（b）所示。
图11.33 寄存器输入、输出数码的方式
1．数码寄存器
（1）电路组成。
图11.34 4位数码寄存器
（2）工搜寻或查找图书，查阅集成 电路74LS161、74LS48的相关资料，了解 其逻辑功能，列出功能表，并说明各引脚 的作用。
4．实训内容与步骤
（1）按图11.45所示连接电路，注意 I 图中74LS48的 LT 、B / Y BR 、I BR 脚和 74LS161的 CR 、LD 、CTP、CTT 脚应置于高电平。
图11.38 4位二进制递增计数器时序图
2．十进制计数器
（1）电路组成。 （2）工作原理 。
计数器输入0～9个计数脉冲时，工作 过程与4位二进制异步加法计数器完全相同， 第9个计数脉冲后，Q3Q2Q1Q0状态为1001。
第10个计数脉冲到来后，Q0由1变0， 其负跳变脉冲输入到FF1和FF3的输入端Cl。 因FF1的输入端J = Q3 = 0，所以Q1仍 为0。
图11.23 JK触发器74LS76
11.2.4 D触发器
D触发器只有一个信号输入端，时钟 脉冲CP未到来时，输入端的信号不起任何 作用；只在CP信号到来的瞬间，输出立即 变成与输入相同的电平，即Qn + 1 = D。
1．电路符号
图11.24 D触发器
2．逻辑功能分析
当输入D = 1时，J = 1，K = 0，时钟 脉冲CP加入后，Q端置1，输出端Q与输入 端D状态一致。 当输入D = 0时，J = 0，K = 1，时钟 脉冲CP加入后，Q端复0，也是与输入端D 状态一致，即Qn + 1 = D，表明输出端Q与 输入端D状态一致。
第1步，寄存前先清零。 第2步，接收脉冲控制数据寄存。
2．移位寄存器
（1）电路组成。
图11.35 4位左移寄存器
（2）工作过程。
图11.36 左移寄存器工作状态示意图
11.3.2 计数器
1．二进制计数器
每输入一个脉冲，就进行一次加1运 算的计数器称为加法计数器，也称为递增 计数器。
图11.37 4位二进制异步递增计数器逻辑图
（1）J = 0，K = 0，Qn + 1 = Qn，输出 保持原态不变。 （2）J = 1，K = 0，Qn + 1 = 1，触发 器被置1态。
（3）J = 0，K = l，Qn + 1 = 0，触发器 被置0态输出。 （4）J = 1，K = 1，每来一个CP， 触发器状态就翻转一次。
3．集成JK触发器
技能目标 ● 会用编码、译码集成电路组装应 用电路。 ● 会对RS触发器、JK触发器、D触 发器进行逻辑功能的检测。 ● 能用典型计数集成电路装配计数 功能电路。
11.1 组合逻辑电路 11.2 触发器
11.3 时序逻辑电路 11.4 技能实训
11.1 组合逻辑电路
组合逻辑电路是由与门、或门、与非 门、或非门等几种逻辑电路组合而成的
VCC接电源正端，GND接地端。 CR是清零端，将 CR 置于低电平，计 数器实现清零。 Q0～Q3为842lBD码的4位数码输出端。
D0～D3为并行数据输入端，LD 是并行 数据控制端。 为低电平，并在CP脉冲到来时，输出 端Q0～Q3与并行数据输入端D0～D3状态一 致。
CTT、CTP是计数控制端，全为高电 平时为计数状态，若其中有一个是低电平， 则处于保持数据的状态。 CO是进位输出端，当计数发生溢出 时，从CO端送出正跳变进位脉冲。
在FF3的输入端J = Q2· 1 = 0，因而 Q FF3置0态。 此时计数器状态恢复为0000，跳过了 1010～1111这6个状态，同时Q3输出负跳变 进位脉冲，从而实现842lBCD码十进制递 增计数的功能。
图11.39 异步十进制加法计数器
3．集成计数器的应用
（1）计数集成电路。
图11.40 计数集成电路74LS160
（2）二-十进制译码器。
图11.10所示为74LS42译码器的集成 电路引脚排列图。
图11.10 74LS42译码器引脚功能图
2．显示译码器
（1）数码显示器。
图11.11 七段数码显示器
（2）显示译码集成电路。
图11.14 CT5449外引脚排列图
11.2 触发器
在数字电路和计算机系统中，需要具 有记忆和存储功能的逻辑部件，触发器就 是组成这类逻辑部件的基本单元。
1．实训目的
（1）认识集成移位寄存器的外形及 引脚功能。 （2）掌握组装数字电路的基本技能
2．器材准备
稳压电源、万用表、脉冲信号发生器、 电子套件、组装工具一套。
3．实训相关知识
本实验使用的74LS194集成电路是一 块4位双向移位寄存器，实物外形及引脚功 能图如图11.46所示。
图11.46 74LS194实物外形及引脚功能图
1．电路结构
图11.20 同步RS触发器
2．工作原理
（1）无时钟脉冲作用时（CP = 0）， 与非门G3、G4均被封锁，R、S输入 信号不起作用，触发器维持原状态不 变，即处于保持状态。
（2）有时钟脉冲输入时（CP = 1）， G3、G4门打开，R、S输入信号才能 分别通过G3、G4门加在基本RS触发 器的输入端，从而使触发器翻转。
11.1.2 编码器
在数字电路中，经常要把输入的各种 信号（例如十进制数、文字、符号等）转 换成若干位二进制码，这种转换过程称为 编码。 能够完成编码功能的组合逻辑电路称 为编码器
1．二进制编码器
图11.4 3位二进制编码器示意图
图11.5 3位二进制编码器逻辑图
2．二-十进制编码器
图11.6 二-十进制编码器示意图
（2）计数集成电路的连接。
图11.41 模为100的计数器连接图
11.4 技能实训
任务一 制作数码显示计数器
1．实训目的
（1）通过实训，熟悉计数电路、译 码电路、数码显示器外形及引脚功能。 （2）学会对十进制计数器进行安装 和功能测试。
2．器材准备
直流稳压电源、万用表、计数电路 74LS161、译码电路74LS48、数码显示器 BS202、数字电路实验装置、组装工具一 套。
图11.48 寄存器控制彩灯装配图（可用Protel绘制）
（4）设置为右移串行寄存器。 （5）左移串行寄存器。 （6）并行寄存器。
5．问题讨论
（1）移位寄存器74LS194有几种寄 存工作状态？如何进行设置？ （2）移位寄存器74LS194的并行输 入端是哪几个引脚？串行输入端是哪 个引脚？ （3）移位寄存器74LS194的11脚若 开路，对寄存器的正常工作有什么影 响？分析原因。
3．集成D触发器
D触发器有TTL型和CMOS型两类。 常用的TTL型双D触发器74LS74引脚 功能如图11.25所示，CMOS型双D触发器 CC4013引脚功能如图11.26所示。
图11.25 74LS74引脚功能
图11.26 CC4013引脚功能
11.3 时序逻辑电路
11.3.1 寄存器
11.2.3 JK触发器
为了避免RS触发器存在的不确定状态， 在RS触发器的基础上发展了几种不同逻辑 功能的触发器，常用的有JK、D和T触发 器，下面讨论JK触发器。
1．电路组成和电路符号
图11.22 JK触发器电路符号
2．逻辑功能
JK触发器不仅可以避免不确定状态， 而且增加了触发器的逻辑功能，其逻辑功 能如下。
4．实训内容与步骤
图11.47所示为寄存器控制彩灯的电路， 电路装配图如图11.48所示，
图11.47 寄存器控制彩灯电路
（1）安装完成寄存器控制彩灯电路 后，对照电路原理图进行检查，无误 后方可通电测试。
（2）将脉冲信号发生器产生的矩形 脉冲CP送入74LSl94的11脚。 （3）将寄存器清零。开关Sr按下为0 状态，寄存器设置为清零状态，观察 输出发光二极管的状态。
11.2.1 基本RS触发器