第11章组合逻辑电路与时序逻辑电路
数电基础：时序逻辑电路
数电基础：时序逻辑电路虽然每个数字电路系统可能包含有，但是在实际应⽤中绝⼤多数的系统还包括，我们将这样的系统描述为时序电路。
时序电路是由最基本的加上反馈逻辑回路（输出到输⼊）或器件组合⽽成的电路，与最本质的区别在于时序电路具有记忆功能。
1. 简介是数字逻辑电路的重要组成部分,时序逻辑电路⼜称,主要由 存储电路 和 组合逻辑电路 两部分组成。
它和我们熟悉的其他电路不同,其在任何⼀个时刻的输出状态由当时的输⼊信号和电路原来的状态共同决定,⽽它的状态主要是由存储电路来记忆和表⽰的。
同时时序逻辑电路在结构以及功能上的特殊性,相较其他种类的数字逻辑电路⽽⾔,往往具有难度⼤、电路复杂并且应⽤范围⼴的特点 。
在数字电路通常分为和时序逻辑电路两⼤类，组合逻辑电路的特点是输⼊的变化直接反映了输出的变化，其输出的状态仅取决于输⼊的当前的状态，与输⼊、输出的原始状态⽆关，⽽是⼀种输出不仅与当前的输⼊有关，⽽且与其输出状态的原始状态有关，其相当于在组合逻辑的输⼊端加上了⼀个反馈输⼊，在其电路中有⼀个存储电路，其可以将输出的状态保持住，我们可以⽤下图的框图来描述时序电路的构成。
从上⾯的图上可以看出，其输出是输⼊及输出前⼀个时刻的状态的函数，这时就⽆法⽤组合逻辑电路的函数表达式的⽅法来表⽰其输出函数表达式了，在这⾥引⼊了现态（Present state)和次态（Next State)的概念,当现态表⽰现在的状态（通常⽤Qn来表⽰），⽽次态表⽰输⼊发⽣变化后其输出的状态 （通常⽤Qn+1表⽰），那么输⼊变化后的输出状态表⽰为Qn+1=f(X,Qn)，其中：X为输⼊变量。
组合电路和存储元件互联后组成了时序电路。
存储元件是能够存储信息的电路。
存储元件在某⼀时刻存储的⼆进制信息定义为该时刻存储元件的状态。
时序电路通过其输⼊端从周围接受⼆进制信息。
时序电路的输⼊以及存储元件的当前状态共同决定了时序电路输出的⼆进制数据，同时它们也确定了存储元件的下⼀个状态。
电工电子技术基础 第2版 第11章 触发器与时序逻辑电路
RD
SD
Q
0
1
0
1
0
1
1
1
不变
0
0
禁用
基本 RS 触发器状态表
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第11章 触发器和时序逻辑电路——双稳态触发器
逻辑功能
RD SD 00 01 10 11
Q 不定
0 1 保持
功能 不允许
置0 置1 记忆
第一节 双稳态触发器 第二节 寄存器 第三节 计数器
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第11章 触发器和时序逻辑电路
思政引例ห้องสมุดไป่ตู้
非学无以广才， 非志无以成学。
——诸葛亮
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第11章 触发器和时序逻辑电路
思政引例
触发器（Flip-Flop，FF）具有记忆功能的时序逻辑 组件，记录二进制数字“0”和“1”。触发器由逻辑门 电路组合而成，电路在任一时刻输出信号不仅取决于该 时刻电路输入信号，而且还决定于电路原来状态。时序 逻辑电路具有记忆功能。计数器、寄存器电路。RS触发 器、K触发器和D触发器逻辑符号和逻辑功能，弄清触 发器翻转条件。了解数码寄存器和移位寄存器及二进制 计数器和二一十进制计数器的工作原理。
电路结构
四门钟控型 维持阻塞型
主从型
T触发器
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第11章 触发器和时序逻辑电路——双稳态触发器
11.1 双稳态触发器
两个稳定的工作状态（1态和0态 分类: a. 按逻辑功能
RS 触发器、 JK 触发器、D 触发器
b. 按其结构 主从型触发器、维持阻塞型触发器
第11章 数字电路综合案例
第11章数字电路综合案例内容提要前面的章节介绍了数字电路的基本知识、基本理论、常用器件，以及数字电路分析和设计的基本方法。
本章涉及到复杂数字系统的设计。
数设计对象从译码器、计数器等这些基本逻辑功能电路到了数字钟等综合的数字逻辑系统的设计；设计方法也由采用真值表到求逻辑表达式、画出电路图的方式到通过确定总体方案，采取从局部到整体，用各种中、大规模集成电路来满足要求的数字电路系统的方式。
本章结合数字钟这一实际的案例来介绍数字电路系统的设计方法，进一步提高学生的综合能力和解决实际问题的能力。
基本教学要求1.了解中小规模集成电路的作用及实用方法。
2.了解数字钟电路的原理。
3.掌握综合数字电路系统的设计流程和设计方法。
11.1概述数字系统的设计，采用从整体到局部，再从局部到整理的设计方法。
首先对系统的目标、任务、指标要求等进行分析，确定系统的总体方案；然后把系统的总体方案分成若干功能部件，绘出系统的方框图；之后运用数字电路的分析和设计方法分别进行设计，或者是直接选用集成器件去构成功能部件；最后把这些功能部件连接组合起来，便构成了完整的数字系统，通过对电路的分析和测试修改，完善与优化整个系统。
这是传统的数字系统的设计方法，也是下面要介绍的内容。
随着计算机技术的发展，电子设计自动化EDA成为了现代电子系统设计与仿真的重要手段，对于复杂系统的设计十分有效，尤其是硬件描述语言的使用，使硬件软件化，让数字系统的设计更加方便、高效。
下面以数字钟系统设计为例，介绍综合数字电路系统的设计方法。
数字钟是一种用数字电子技术实现时、分、秒计时的装置，与传统的机械式时钟相比具准确、直观、寿命长等特点。
目前广泛用于个人家庭以及车站、码头、剧场、办公室等公共场所，给人们的生活、学习、工作、娱乐带来极大的方便。
数字钟也是一种典型的数字电路，其中包括了组合逻辑电路和时序逻辑电路。
通过数字钟的设计进一步了解数字系统设计时用到的中小规模集成电路的使用方法，进一步学习与掌握各种组合逻辑电路与时序电路的原理与使用方法。
第11章触发器和时序逻辑电路
第11章 触发器和时序逻辑电路 11章
基本RS触发器图形符号如图11-1b所示,图中 RD S下标的D , D 表示直接输入,非号表示触发信号0时对电路有效,RD 故称 S D 称直接置"1"(直接置位)端, 直接置"0"(直接复位)端, Q 逻辑符号中的小圆圈"○" 表示非号,在 端同样加 "○". 输 入 输 基本RS触发器的逻辑功能表,如下表所示. 出
第11章 触发器和时序逻辑电路 11章
11.1.3. 边沿型JK触发器
边沿触发器是利用电路内部速度差来克服"空翻"现 象的时钟触发器.它的触发方式为边沿触发,通常为下降 沿触发方式,即输入数据仅在时钟脉冲的下降沿这一"瞬 间"起作用.在图11-4b的逻辑符号中,CP输入端用小圆 圈表示低电平有效,而加一三角来表示边沿触发,则CP表 示为下降沿触发. JK触发器是应用最广的基本"记忆"部件,用它可以 组成多种具有其它功能的触发器和数字器件.集成JK触发 器有各种型号和规格,常用的有74HC73A,74HC107A, 74HC76A,等TTL触发器;CC4027,CC4013等CMOS触 发器.
由表11-2可见,R,S全是"1"的输入组合是应当禁止的, 因为当CP=1时,若R=S=1,则导引门G3,G4均输出"0"态, 致使Q==1,当时钟脉冲过去之后,触发器恢复成何种稳态 是随机的.在同步RS触发器中,通常仍设有RD和SD,它们只 允许在时钟脉冲的间歇期内使用,采用负脉冲使触发器置 "1"或置"0",以实现清零或置数,使之具有指定的初始状 态.不用时"悬空",即高电平.R,S端称同步输入端,触 发器的状态由CP脉冲来决定. 同步RS触发器结构简单,但存在两个严重缺点:一是会出 现不确定状态.二是触发器在CP持续期间,当R,S的输入 状态变化时,会造成触发器翻转,造成误动作,导致触发器 的最后状态无法确定.
简述组合逻辑电路和时序逻辑电路的特点
简述组合逻辑电路和时序逻辑电路的特点组合逻辑电路和时序逻辑电路都是数字电路，组合逻辑电路与时序逻辑电路的区别体现在输入输出关系、有无存储（记忆）单元、结构特点上。
本文主要介绍了组合逻辑电路和时序逻辑电路比较，以及组合逻辑电路和时序逻辑电路的区别是什么。
组合逻辑电路与时序逻辑电路的区别体现在输入输出关系、有无存储（记忆）单元、结构特点上。
1、输入输出关系组合逻辑电路是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
时序逻辑电路是不仅仅取决于当前的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
2、有没有存储（记忆）单元3、结构特点女团逻辑电路只是涵盖了电路，但是时序逻辑电路涵盖了女团逻辑电路+存储电路，输入状态必须意见反馈至女团电路的输出端的，与输出信号共同同意女团逻辑的输入。
常用组合逻辑电路——算术运算电路1、半加器两个数a、b相加，只求本位之和，暂不管低位送来的进位数，称之为“半加”。
顺利完成半提功能的逻辑电路叫做半加器。
实际并作二进制乘法时，两个加数通常都不能就是一位，因而不考量低位位次的半加器就是无法解决问题的。
2、全加器两数相乘，不仅考量本位之和，而且也考量低位去的入位数，称作“全加”。
同时实现这一功能的逻辑电路叫做全加器。
3、四位串行加法器如t。
优点：电路直观、相连接便利。
缺点：运算速度不低。
最低位的排序，必须要到所有低位依此运算完结，送去位次信号之后就可以展开。
为了提升运算速度，可以使用全面性位次方式。
4、超前进位加法器所谓全面性位次，就是在作乘法运算时，各位数的位次信号由输出的二进制数轻易产生。
组合逻辑电路和时序逻辑电路的区别
组合逻辑电路和时序逻辑电路的区别
一、输入输出关系
组合逻辑电路是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。
而时序逻辑电路不仅仅取决于当前的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
二、结构特点
组合逻辑电路只包含门电路。
而时序逻辑电路是组合逻辑电路+存储电路结合；输出状态必须反馈到组合电路的输入端，与输入信号共同决定组合逻辑的输出..
三、分析方法
组合逻辑电路是从电路的输入到输出逐级写出逻辑函数式，最后得到表示输出与输入关系的逻辑函数式。
然后用公式化简法或者卡诺图化简法得到函数式的化简或变换，以使逻辑关系简单明了。
有时还可以将逻辑函数式转换为真值表的形式。
时序逻辑电路：。
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路都是数字电路中的重要部分。
组合逻辑电路只依赖于输入信号，通过逻辑门实现特定的逻辑功能。
常见的组合逻辑电路包括加法器、比较器、多路选择器等。
时序逻辑电路则不仅依赖于输入信号，还依赖于系统当前的状态。
它包括了存储元件和时钟信号。
常见的时序逻辑电路包括触发器、计数器、寄存器等。
组合逻辑电路和时序逻辑电路可以相互组合，构成更加复杂的数字电路，如CPU、微控制器等。
在数字系统设计中，我们需要考虑电路的正确性、时序性、功耗、面积等多个方面，在优化设计的过程中，需要平衡这些不同的需求。
- 1 -。
电工学2第11章组合逻辑电路
分析 逻辑图 设计 功能
已知函数的逻辑图如图所示， 例 ： 已知函数的逻辑图如图所示，试求它的逻辑 函数式。 函数式。 从输入端A、 解: 从输入端 、 B开始逐个写出每 开始逐个写出每 个图形符号输出端 的逻辑式，即得： 的逻辑式，即得：
Y = A+ B+ A+ B
Y = A + B + A + B = ( A + B)( A + B) = ( A + B)( A + B)
第11章 组合逻辑电路 11章
脉 冲 信 号 模拟信号：在时间上和 数值上连续的信号。
u
数字信号：在时间上和 数值上不连续的（即离 散的）信号。
u t
数字信号波形(正脉冲） 数字信号波形(正脉冲）
t
模拟信号波形
对模拟信号进行传输、 对模拟信号进行传输、 处理的电子线路称为 模拟电路。 模拟电路。
对数字信号进行传输、 对数字信号进行传输、 处理的电子线路称为 数字电路。 数字电路。
数字电路的分类
按半导体类型可分为： a、按半导体类型可分为： 双极型电路和单极型电路 按半导体类型可分为 b、按电路的集成度可分为： 按电路的集成度可分为： 按电路的集成度可分为 SSI(Small Scale Integrated )电路 数十器件 片) 电路(数十器件 电路 数十器件/片 MSI(Medium Scale Integrated)电路 数百器件 片) 电路(数百器件 电路 数百器件/片 LSI(Large Scale Integrated )电路 数千器件 片) 电路(数千器件 电路 数千器件/片 VLSI (Very Large Scale Integrated )电路 数万器件 片) 电路(数万器件 电路 数万器件/片 ASIC(Application Specific Integrated Circuit，专用集成电路) CPLD(Complex Programmable Logic Device，复杂可编程逻辑器件 ) FPGA(Filed Programmable Gate Array，现场可编程门阵列 ) IP核(Intellectual Property，知识产权) 硬件设计包 SoC(System on a Chip，单片电子系统) CPLD/FPGA—可编程专用IC，或可编程ASIC。 EDA(Electronic Design Automation，电子设计自动化)
组合逻辑电路的分析与设计
数字电路系统分为两大类：
组合逻辑电路、时序逻辑电路。
组合逻辑电路：是指电路的输出只与当时的输入有关，而与电路 以前的状态无关。
时序逻辑电路：指电路的输出不仅与当时的输入有关，还与电路 以前的状态有关。
特点：
1、电路中不存在输出到输入的反馈网络，因此输出状态不影响 输入状态。
设计任务：根据给定要求的文字描述或逻辑函数，在特定条件下 ，找出用最少的逻辑门来实现给定逻辑功能的方案，并画出逻辑 电路图。
组合电路是由各种单元门电路组成，它的设计步骤：
（1）、根据逻辑功能的要求，列出输入和输出变量的真值表； （2）、由真值表列出逻辑函数表达式； （3）、将逻辑函数式进行化简或变换，得到所需的最简表达式
有三个信号输入端：A、B、C，共有八种不同的组合；对应8个输 出号信端 (低电平有效)：Y0、Y1、Y2……Y7；
另外，还有3个译码使能控制信号(为增强译码器的功能)：G1、 G2A、G2B；当G1为1，且G2A、G2B均为0 时，译码器处于工作状态( 即选通)， 将8个三位二进制代码转成相应的8个输出(注意：输出 为低电平有效，即Y=0)。而对于这三者的其它状态，译码器均处 于非工作状态。
输入
输出
G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7
× 1 ×××× 1 1 1 1 1 1 1 1 ×× 1 ××× 1 1 1 1 1 1 1 1 0 ××××× 1 1 1 1 1 1 1 1 10000001111 111 10000110111 111 10001011011 111 10001111101 111 10010011110 111 10010111111 011 10011011111 101 10011111111 110
时序逻辑电路
输出 F
0 0 0 0 0 1 0 1
/0
100
/0 /0
011
正常情况下，触发器状态在000～101循环， 但若由于干扰使电路的状态为110或111， 也可以在1、2个时钟后回到以上的主循环。
这称为电路具有自启动能力
例2.2
分析图示时序逻辑电路
解：状态表的另一种形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
0 0 0
0
可见，每来一个CP脉冲触发器作加1计算，每6个脉冲一个循环，所以这是一个6进 制加法计数器。
例2.2
分析图示时序逻辑电路
解：状态表的另一种 形式：
CP
0 1
Q3 Q2 Q1
0 0 0 0 0 1 0 1 1 0 1 0 0 1 0 1 0 1
F
0 0 0 0 0 1
画时序图：
CP Q1 Q2 Q3
J1 X J 2 XQ 1 K 1 XQ 2 K2 X
Q
n 1
JQ
n
KQn
得到各触发器的次态方程：
Q Q
n 1 1 n 1 2
X Q 1 XQ 2 Q 1 X Q 2 Q 1 XQ 2
例2.4
ቤተ መጻሕፍቲ ባይዱ
分析图示时序逻辑电路
Q Q
输入
X 0 0 0 0 1 1 1
时序逻辑电路
1 2 3 4 5 6 时序逻辑电路的基本概念 时序逻辑电路的分析 同步时序电路的设计 计数器 寄存器 算法状态机
时序逻辑电路
数字电路分为 1. 组合电路： 2. 时序电路：
电路在某一给定时刻的输出 还取决于前一时刻电路的状态
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路
组合逻辑电路和时序逻辑电路的区别：组合逻辑电路可以有若个输入变量和若干个输出变量，其每个输出变量是其输入的逻辑函数，其每个时刻的输出变量的状态仅与当时的输入变量的状态有关，与本输出的原来状态及输入的原状态无关，也就是输入状态的变化立即反映在输出状态的变化。
时序逻辑电路任意时刻的输出不仅取决于该时刻的输入，而且还和电路原来的状态有关。
也就是说，组合逻辑电路没有记忆功能，而时序电路具有记忆功能。
时序逻辑电路简称时序电路，它是由最基本的逻辑门电路加上反馈逻辑回路(输出到输入)或器件组合而成的电路，与组合电路最本质的区别在于时序电路具有记忆功能。
时序电路的特点是：输出不仅取决于当时的输入值，而且还与电路过去的状态有关。
它类似于含储能元件的电感或电容的电路，如触发器、锁存器、计数器、移位寄存器、储存器等电路都是时序电路的典型器件。
时序逻辑电路
第六章时序逻辑电路时序逻辑电路简称时序电路，与组合逻辑电路并驾齐驱，是数字电路两大重要分支之一。
本章首先介绍时序逻辑电路的基本概念、特点及时序逻辑电路的一般分析方法。
然后重点讨论典型时序逻辑部件计数器和寄存器的工作原理、逻辑功能、集成芯片及其使用方法及典型应用。
最后简要介绍同步时序逻辑电路的设计方法。
6.1 时序逻辑电路的基本概念一．时序逻辑电路的结构及特点时序逻辑电路——电路任何一个时刻的输出状态不仅取决于当时的输入信号，还与电路的原状态有关。
时序电路中必须含有具有记忆能力的存储器件。
存储器件的种类很多，如触发器、延迟线、磁性器件等，但最常用的是触发器。
由触发器作存储器件的时序电路的基本结构框图如图6.1.1所示，一般来说，它由组和电路和触发器两部分组成。
1 X i X Z1 Z jÊäÈëÐźÅÐźÅÊä³ö·¢Æ÷´¥·¢ÆÐźÅÊä³öÐźÅͼ6.1.1 ʱÐòÂß¼µç·¿òͼ二．时序逻辑电路的分类按照电路状态转换情况不同，时序电路分为同步时序电路和异步时序电路两大类。
按照电路中输出变量是否和输入变量直接相关，时序电路又分为米里（Mealy）型电路和莫尔（Moore）型电路。
米里型电路的外部输出Z既与触发器的状态Q n有关，又与外部输入X有关。
Multisim14电子系统仿真与设计第11章 Multisim14在数字电路中的应用
Y (A, B,C, D, E) ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE ABCDE
11.1.1 逻辑函数的化简
2）打开逻辑转换仪 点击从A到H八个变量上方与之
11.3 A/D与D/A转换电路的分析与设计
11.3.1 A/D转换电路的仿真分析
滑动变阻器R1构成分 压电路，通过改变滑动变 阻器的大小，即可改变输 入模拟信号的大小，ADC 输出的高4位和低4位分别 接1个数码管，显示输入模 拟信号的转换结果。
11.3 A/D与D/A转换电路的分析与设计
11.3.1 A/D转换电路的仿真分析
11.2.4 555定时器仿真与分析
1. 555定时电路的无稳态工作方式的仿真分析
参数说明： Vs：工作电压。 Frequency：工作频率。 Duty：占空比。 C：电容大小。 Cf：反馈电容大小。 R1、R2、RL：电阻，其中 R1、R2不可更改。
11.2.4 555定时器仿真与分析
第11章 Multisim14 在数字电路中的应用
CHINA MACHINE PRESS
11.1 组合逻辑电路的仿真与分析
11.1.1 逻辑函数的化简
例：将下列逻辑表达式化成最简形式：
Y (A, B,C, D, E) ABCDE ACDE ABCD ABDE BCDE ABCDE ABCDE
11.2.4 555定时器仿真与分析
在Multisim14中有专门针对555定时器设计的向导，通过向导可以很方便地 构建555定时器应用电路。
单击菜单“Tools”→“Circuit Wizards”→“555 Timer Wizard”命 令，可启动定时器使用向导。“Type” 下拉列表框中的选项列表可以设定555定 时电路的两种工作方式：无稳态工作方 式和单稳态工作方式。
时序逻辑和组合逻辑的详解
时序逻辑和组合逻辑的详解时序逻辑和组合逻辑是数字电路设计的两种基本逻辑设计方法，它们在数字系统中起着至关重要的作用。
时序逻辑是一种依赖于时钟信号的逻辑设计方法，通过定义在时钟信号上升沿或下降沿发生的动作，来确保逻辑电路的正确性和稳定性。
而组合逻辑则是一种不依赖时钟信号的逻辑设计方法，其输出只取决于当前的输入状态，不受到时钟信号的控制。
本文将分别对时序逻辑和组合逻辑进行详细的阐释，并比较它们在数字电路设计中的应用和特点。
时序逻辑首先来看时序逻辑，它是一种将输入、输出和状态信息随时间推移而改变的逻辑系统。
时序逻辑的设计需要考虑到时钟信号的作用，时钟信号的传输速率影响了时序逻辑电路的稳定性和响应速度。
时钟信号的频率越高，电路的工作速度越快，但同时也会增加功耗和故障率。
因此，在设计时序逻辑电路时，需要充分考虑时钟频率的选择，以及如何合理地控制时钟信号的传输和同步。
时序逻辑电路通常由触发器、寄存器、计数器等组件构成，这些组件在特定的时钟信号下按照预定的顺序工作，将输入信号转换成输出信号。
时序逻辑电路的设计需要满足一定的时序约束，确保信号在特定时间内的传输和处理。
时序约束包括激发时序、保持时序和时序延迟等，这些约束在设计时序逻辑电路时至关重要，一旦违反可能导致电路不能正常工作或产生故障。
时序逻辑的一个重要应用是时序控制电路，它在数字系统中起着至关重要的作用。
时序控制电路通过时序逻辑实现对数据传输、状态转换和时序控制的精确控制，保证系统的正确性和稳定性。
时序控制电路常用于时序逻辑电路的设计中，例如状态机、序列检测器、数据通路等，它们在计算机、通信、工控等领域都有广泛的应用。
时序逻辑还常用于时序信号的生成和同步，如时钟信号、复位信号、使能信号等。
时序信号的生成需要考虑电路的稳定性和同步性，确保各个部件在时钟信号的控制下协调工作。
时序信号的同步则是保证各个时序逻辑电路之间的数据传输和处理是同步的，避免数据冲突和错误。
组合逻辑电路与时序逻辑电路
（1）根据给定的逻辑原理电路图， 由输入到输出逐级推导出输出逻辑函 数表达式。
（2）对所得到的表达式进行化简和 变换，得到最简式。
（3）依据简化的逻辑函数表达式列 出真值表，根据真值表分析、确定电 路所完成的逻辑功能。
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电子电工技术基础
11.1.2 编码器
在数字电路中，经常要把输入的各种 信号（例如十进制数、文字、符号等）转 换成若干位二进制码，这种转换过程称为 编码。
在数字系统中，通常由时钟脉冲CP来 控制触发器按一定的节拍同步动作，即在 时钟脉冲到来时输入触发信号才起作用。
由时钟脉冲控制的RS触发器称为同步 RS触发器，也称为钟控RS触发器，时钟脉 冲CP通常又称为同步信号。
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电子电工技术基础
1．电路结构
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电子电工技术基础
1．电路组成和电路符号
电子电工技术基础
图11.14 CT5449外引脚排列图
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电子电工技术基础
11.2 触发器
在数字电路和计算机系统中，需要具 有记忆和存储功能的逻辑部件，触发器就 是组成这类逻辑部件的基本单元。
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11.2.1 基本RS触发器
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1．通用译码器
通用译码器常用的有二进制译码器、 二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线 译码器。
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知识目标 ● 理解组合逻辑电路的读图方法和 步骤。 ● 了解典型编码、译码集成电路的 引脚功能，会根据功能表正确使用。 ● 了解半导体数码管的基本结构和 工作原理。
● 熟悉RS触发器、JK触发器、D触 发器的逻辑功能。 ● 了解集成移位寄存器的基本功能 和应用。 ● 掌握典型计数集成电路的引脚功 能和应用常识。
（2）检查电路连线无误后，VCC端接 上 + 5V电源。 （3）在计数器的CP端连续输入单个 脉冲，观测数码器的显示结果，并用 万用表对74LS48的a～g引脚电平进 行测量，记录于表11.14中。
图11.45 十进制数码显示计数器
5．问题讨论
（1）若将74LS48的 CR 脚置于低电 平，对计数器的工作有何影响？ （2）若数码显示器的a段缺画，分析 故障可能原因，并说明检修方法。
寄存器主要用来暂存数码和信息，在 计算机系统中常常要将二进制数码暂时存 放起来等待处理，这就需要由寄存器存储 参加运算的数据。
寄存器由触发器和门电路组成，一个 触发器只能存放一位二进制数码，存放N 位二进制数码就需要N个触发器。
寄存器有多种类型，按寄存器功能的 不同，可分为数码寄存器和移位寄存器； 按寄存器输入、输出方式不同，可分为并 行方式和串行方式。
11.1.3 译码器
译码是编码的逆过程，其功能是把某 种代码“翻译”成一个相应的输出信号
1．通用译码器
通用译码器常用的有二进制译码器、 二-十进制译码器。
（1）二进制译码器。
现以74LS138集成电路为例介绍3-8线 译码器。
图11.8 2-4线译码器方框图
图11.9 74LS138集成译码器
并行方式是各位数码从寄存器各个触 发器同时输入或同时输出，如图11.33（a） 所示；串行方式是各位数码从寄存器输入 端逐个输入，在输出端是逐个输出，如图 11.33（b）所示。
图11.33 寄存器输入、输出数码的方式
1．数码寄存器
（1）电路组成。
图11.34 4位数码寄存器
（2）工搜寻或查找图书，查阅集成 电路74LS161、74LS48的相关资料，了解 其逻辑功能，列出功能表，并说明各引脚 的作用。
4．实训内容与步骤
（1）按图11.45所示连接电路，注意 I 图中74LS48的 LT 、B / Y BR 、I BR 脚和 74LS161的 CR 、LD 、CTP、CTT 脚应置于高电平。
图11.38 4位二进制递增计数器时序图
2．十进制计数器
（1）电路组成。 （2）工作原理 。
计数器输入0～9个计数脉冲时，工作 过程与4位二进制异步加法计数器完全相同， 第9个计数脉冲后，Q3Q2Q1Q0状态为1001。
第10个计数脉冲到来后，Q0由1变0， 其负跳变脉冲输入到FF1和FF3的输入端Cl。 因FF1的输入端J = Q3 = 0，所以Q1仍 为0。
图11.23 JK触发器74LS76
11.2.4 D触发器
D触发器只有一个信号输入端，时钟 脉冲CP未到来时，输入端的信号不起任何 作用；只在CP信号到来的瞬间，输出立即 变成与输入相同的电平，即Qn + 1 = D。
1．电路符号
图11.24 D触发器
2．逻辑功能分析
当输入D = 1时，J = 1，K = 0，时钟 脉冲CP加入后，Q端置1，输出端Q与输入 端D状态一致。 当输入D = 0时，J = 0，K = 1，时钟 脉冲CP加入后，Q端复0，也是与输入端D 状态一致，即Qn + 1 = D，表明输出端Q与 输入端D状态一致。
第1步，寄存前先清零。 第2步，接收脉冲控制数据寄存。
2．移位寄存器
（1）电路组成。
图11.35 4位左移寄存器
（2）工作过程。
图11.36 左移寄存器工作状态示意图
11.3.2 计数器
1．二进制计数器
每输入一个脉冲，就进行一次加1运 算的计数器称为加法计数器，也称为递增 计数器。
图11.37 4位二进制异步递增计数器逻辑图
（1）J = 0，K = 0，Qn + 1 = Qn，输出 保持原态不变。 （2）J = 1，K = 0，Qn + 1 = 1，触发 器被置1态。
（3）J = 0，K = l，Qn + 1 = 0，触发器 被置0态输出。 （4）J = 1，K = 1，每来一个CP， 触发器状态就翻转一次。
3．集成JK触发器
技能目标 ● 会用编码、译码集成电路组装应 用电路。 ● 会对RS触发器、JK触发器、D触 发器进行逻辑功能的检测。 ● 能用典型计数集成电路装配计数 功能电路。
11.1 组合逻辑电路 11.2 触发器
11.3 时序逻辑电路 11.4 技能实训
11.1 组合逻辑电路
组合逻辑电路是由与门、或门、与非 门、或非门等几种逻辑电路组合而成的
VCC接电源正端，GND接地端。 CR是清零端，将 CR 置于低电平，计 数器实现清零。 Q0～Q3为842lBD码的4位数码输出端。
D0～D3为并行数据输入端，LD 是并行 数据控制端。 为低电平，并在CP脉冲到来时，输出 端Q0～Q3与并行数据输入端D0～D3状态一 致。
CTT、CTP是计数控制端，全为高电 平时为计数状态，若其中有一个是低电平， 则处于保持数据的状态。 CO是进位输出端，当计数发生溢出 时，从CO端送出正跳变进位脉冲。
在FF3的输入端J = Q2· 1 = 0，因而 Q FF3置0态。 此时计数器状态恢复为0000，跳过了 1010～1111这6个状态，同时Q3输出负跳变 进位脉冲，从而实现842lBCD码十进制递 增计数的功能。
图11.39 异步十进制加法计数器
3．集成计数器的应用
（1）计数集成电路。
图11.40 计数集成电路74LS160
（2）二-十进制译码器。
图11.10所示为74LS42译码器的集成 电路引脚排列图。
图11.10 74LS42译码器引脚功能图
2．显示译码器
（1）数码显示器。
图11.11 七段数码显示器
（2）显示译码集成电路。
图11.14 CT5449外引脚排列图
11.2 触发器
在数字电路和计算机系统中，需要具 有记忆和存储功能的逻辑部件，触发器就 是组成这类逻辑部件的基本单元。
1．实训目的
（1）认识集成移位寄存器的外形及 引脚功能。 （2）掌握组装数字电路的基本技能
2．器材准备
稳压电源、万用表、脉冲信号发生器、 电子套件、组装工具一套。
3．实训相关知识
本实验使用的74LS194集成电路是一 块4位双向移位寄存器，实物外形及引脚功 能图如图11.46所示。
图11.46 74LS194实物外形及引脚功能图
1．电路结构
图11.20 同步RS触发器
2．工作原理
（1）无时钟脉冲作用时（CP = 0）， 与非门G3、G4均被封锁，R、S输入 信号不起作用，触发器维持原状态不 变，即处于保持状态。
（2）有时钟脉冲输入时（CP = 1）， G3、G4门打开，R、S输入信号才能 分别通过G3、G4门加在基本RS触发 器的输入端，从而使触发器翻转。
11.1.2 编码器
在数字电路中，经常要把输入的各种 信号（例如十进制数、文字、符号等）转 换成若干位二进制码，这种转换过程称为 编码。 能够完成编码功能的组合逻辑电路称 为编码器
1．二进制编码器
图11.4 3位二进制编码器示意图
图11.5 3位二进制编码器逻辑图
2．二-十进制编码器
图11.6 二-十进制编码器示意图
（2）计数集成电路的连接。
图11.41 模为100的计数器连接图
11.4 技能实训
任务一 制作数码显示计数器
1．实训目的
（1）通过实训，熟悉计数电路、译 码电路、数码显示器外形及引脚功能。 （2）学会对十进制计数器进行安装 和功能测试。
2．器材准备
直流稳压电源、万用表、计数电路 74LS161、译码电路74LS48、数码显示器 BS202、数字电路实验装置、组装工具一 套。
图11.48 寄存器控制彩灯装配图（可用Protel绘制）
（4）设置为右移串行寄存器。 （5）左移串行寄存器。 （6）并行寄存器。
5．问题讨论
（1）移位寄存器74LS194有几种寄 存工作状态？如何进行设置？ （2）移位寄存器74LS194的并行输 入端是哪几个引脚？串行输入端是哪 个引脚？ （3）移位寄存器74LS194的11脚若 开路，对寄存器的正常工作有什么影 响？分析原因。
3．集成D触发器
D触发器有TTL型和CMOS型两类。 常用的TTL型双D触发器74LS74引脚 功能如图11.25所示，CMOS型双D触发器 CC4013引脚功能如图11.26所示。
图11.25 74LS74引脚功能
图11.26 CC4013引脚功能
11.3 时序逻辑电路
11.3.1 寄存器
11.2.3 JK触发器
为了避免RS触发器存在的不确定状态， 在RS触发器的基础上发展了几种不同逻辑 功能的触发器，常用的有JK、D和T触发 器，下面讨论JK触发器。
1．电路组成和电路符号
图11.22 JK触发器电路符号
2．逻辑功能
JK触发器不仅可以避免不确定状态， 而且增加了触发器的逻辑功能，其逻辑功 能如下。
4．实训内容与步骤
图11.47所示为寄存器控制彩灯的电路， 电路装配图如图11.48所示，
图11.47 寄存器控制彩灯电路
（1）安装完成寄存器控制彩灯电路 后，对照电路原理图进行检查，无误 后方可通电测试。
（2）将脉冲信号发生器产生的矩形 脉冲CP送入74LSl94的11脚。 （3）将寄存器清零。开关Sr按下为0 状态，寄存器设置为清零状态，观察 输出发光二极管的状态。
11.2.1 基本RS触发器