第四章总线与时序
第4章 PC机的总线结构和时序
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第4章
PC机的总线结构和时序
4.2 IBM PC/XT CPU子系统和PC/AT机的系统板 4.2.1 8086微处理器的结构 4.2.2 IBM PC/XT的CPU子系统 4.2.3 IBM PC/AT的系统板
第4章
PC机的总线结构和时序
4.2.1 8086微处理器的结构
4.2.1.1 8086的功能结构 4.2.1.2 8086的寄存器结构
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PC机的总线结构和时序
4.3 IBM PC 的系统总线及时序
1．读周期的时序 2．写周期的时序
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PC机的总线结构和时序
1．读周期的时序（图4-10）
图4-10 8086读总线周期
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PC机的总线结构和时序
一个基本的读周期一般包含如下几个状态：
T1状态： T2状态： T3状态： Tw状态： T4状态：
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PC机的总线结构和时序
2．执行部件EU
执行部件的功能就是负责从指令队列取指 令并执行。从编程结构图可见，执行部件 由下列几个部分组成： （1）4个通用寄存器，即AX、BX、CX、 DX； （2）4个专用寄存器： （3）标志寄存器FR； （4）算术逻辑单元ALU。
第4章
PC机的总线结构和时序
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PC机的总线结构和时序
4.1.2.1 什么是总线
总线能为多个部件服务，总线的基本工作 方式通常是由发送信息的部件分时地将信息发 往总线，再由总线将这些信息同时发往各个接 收信息的部件。究竟由哪个部件接收信息，要 由CPU给出的设备地址经译码产生的控制信号来 决定。
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PC机的总线结构和时序
第4章
微机原理8088的总线与时序
微机原理8088的总线与时序8088是Intel公司于1979年推出的一款16位微处理器。
它主要用于个人计算机IBM PC和互补金属氧化物半导体技术（CMOS）中。
8088的总线结构包括内部总线和外部总线。
内部总线通过内部连接的数据通路在不同的功能部件之间传输数据和控制信号。
外部总线则用于连接8088与外部设备，如内存、输入输出（I/O）设备等。
8088的总线宽度为16位，分为数据总线、地址总线和控制信号总线。
数据总线用于传输数据，宽度为16位，可以同时传输一个字节（8位）或一个字（16位）。
地址总线用于寻址，其宽度为20位，可以寻址1MB空间。
控制信号总线至少包括读（RD）、写（WR）、片选（CS）、内存读（MREQ）、I/O读（IOR）和时钟这些基本信号。
8088的时序包括外设周期、读周期、写周期和I/O周期。
外设周期用于与外部设备进行通信，包括读写外设内容和控制外设。
读周期用于从内存或外设读取数据到寄存器或内部缓冲器中。
写周期用于将内部寄存器或内部缓冲器中的数据写入到内存或外设中。
I/O周期用于从外部设备读取或写入数据。
在时序方面，8088采用了同步时序设计。
时钟信号周期（CLK周期）用于同步各个部件的工作。
时钟信号由外部提供，频率为4.77MHz，即每个时钟周期为210ns。
在一个时钟周期内可以完成一个机器周期的工作。
8088的机器周期分为5个时钟周期，即一个机器周期需要5个时钟周期完成。
根据不同的操作，一个机器周期又可以分为多个时钟周期。
不同的操作需要不同的时钟周期数来完成，包括指令周期、内存周期、I/O周期等。
具体的时序可以通过查阅8088的数据手册得到。
总的来说，8088的总线结构和时序是保证处理器与外部设备通信的关键。
通过总线结构的设计和时序的安排，8088能够快速、准确地与外部设备交互，实现数据、控制信号和地址的传输和处理。
同时，时序的设计也要考虑到时钟频率、数据传输速度等因素，以确保系统的稳定性和可靠性。
第4章 微处理器8086的总线结构和时序
8086微处理器具有两种不同的工作方式：最小方式 和最大方式，两种方式构成两种不同规模的应用系统。 为减少引脚，采用分时复用的地址/数据总线，因而 部分引脚具有两种功能。
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8086的两种工作方式
最小方式
仅由一个8086微处理器构成小规模的应用系统 8086本身提供所有的控制总线信号 多处理器构成较大规模的应用系统，例如可以接入数值 协处理器8087 8086和总线控制器8288共同形成控制总线信号
最大方式
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8086的两种工作方式（1）
两种方式利用MN/MX引脚区别 MN/MX接高电平为最小工作方式 MN/MX接低电平为最大工作方式 两种方式下的内部操作并没有区别 IBM PC/XT采用最大方式 本书以最小方式展开基本原理
通常在信号名称加上划线（如：MX） 表示低电平有效
⑴ 引脚的功能 ⑵ 信号的流向 ⑶ 有效电平 ⑷ 三态能力
输出正常的低电平、高 电平外，还可以输出高 阻的第三态
通常采用英文单词或其缩 写表示
信号从芯片向外输出， 还 是 从 外 部 输 入 芯 片， 或者是双向的
起作用的逻辑电平高、 低电平有效、上升、 下降边沿有效
7
8086微处理器级总线的特点
41
最大方式下的引脚定义（续1）
1、 S2、S1、S0
总线周期状态信号，输出，三态。 这三个信号连接到总线控制器8288的输入端， 8288对它们译码后可以产生系统总线所需要的各 种控制信号。 三个信号的代码组合以及对应的操作见下表
总线周期中的时钟周期也被称作“T状态” 4个时钟周期编号为T1、T2、T3和T4 时钟周期的时间长度就是时钟频率的倒数
精选chap4微机总线技术规范与总线标准管理khn
4.2.1 SoC的片内总线
片上总线特点简单高效结构简单：占用较少的逻辑单元时序简单：提供较高的速度接口简单：降低IP核连接的复杂性灵活，具有可复用性地址/数据宽度可变、互联结构可变、仲裁机制可变功耗低信号尽量不变、单向信号线功耗低、时序简单片内总线标准ARM的AMBA 、IBM的CoreConnectSilicore的Wishbone、Altera的Avalon
高速IO总线
低速IO总线
微机系统中的内总线（插板级总线）
微机系统中的外总线（通信总线）
总线分类
按所处位置(数据传送范围)
片内总线
芯片总线（片间总线、元件级总线）
系统内总线（插板级总线）
系统外总线（通信总线）
非通用总线（与具体芯片有关）
通用标准总线
地址总线
控制总线
按总线功能
数据总线
并行总线
串行总线
特点：各主控模块共用请求信号线和忙信号线，其优 先级 别由其在链式允许信号线上的位置决定；优点：具有较好的灵活性和可扩充性；缺点：主控模块数目较多时，总线请求响应的速度较慢；
菊花链（串行）总线仲裁
主控模块1
主控 模块2
主控模块N
允许BG
请求BR
忙BB
总线仲裁器
……
三线菊花链仲裁原理
任一主控器Ci发出总线请求时，使BR＝1任一主控器Ci占用总线，使BB＝1，禁止BG输出主控器Ci没发请求(BRi=0)，却收到BG(BGINi＝l)，则将BG向后传递(BGOUTi＝l)当BR＝1，BB＝0时，仲裁器发出BG信号。此时，BG＝1，如果仲裁器本身也是一个主控器，如微处理器，则在发出BG之前BB＝0时，它可以占用一个或几个总线周期若Ci同时满足：本地请求(BRi=1)；BB=0；检测到BGINi端出现了上升沿。接管总线。Ci接管总线后，BG信号不再后传，即BGOUTi＝0
第四章 8088的总线操作和时序
§4 8088典型时序分析（最小组态）
• 一、读写总线周期（存储器和I/O） • 二、中断响应周期 • 三、系统复位周期
• 8088最小方式下读写总线周期时序。 ALE 信号在 T1 出现，表明一个总线周 期开始，选通外部地址锁存器，锁存AD 总线上的地址信息。 在RD#、WR#等信号的配合下，T3、T4 期间完成数据访问。 T3 上升沿检测READY信号是否有效， 无效时在T3与T4间插入等待状态Tw。
Status
输出
LOW = I/O Write, HIGH=MEMORY READ
Addr输出
DATA输出
8 0 8 8 写 总 线 周 期 基 本 定 时
(最小组态)
二、中断响应周期
可屏蔽中断（电平触发有 非屏蔽中断（边 效），只有在标志位I=1的 沿触发有效） 条件下，CPU才响应
当外部中断源，通过INTR或NMI引线向CPU发出中断请 求信号，CPU在当前指令执行完以后，响应中断，在响 应中断时，CPU执行两个连续的中断响应周期
•T3, T4:对于读或写总线周期，AD总线上均为数据。
问题：CPU时序、存储器时序和I/O端 口的时序之间的配合
• （1）早期的计算机设计中，是在设计CPU和
存储器以及外设时协调解决的 • （2）目前，解决方法：在CPU中设计一条准备 就绪READY输入线（存储器或I/O端口输给CPU 的状态线），CPU在T3状态的前沿采样该信号， 当RAM或I/O接口速度不够时，T3与 T4 之间 可插入等待状态 Tw 。 •Ti : 当BIU无访问操作数和取指令的任务时， 8086不执行总线操作，总线周期处于空闲状态 Ti 。
T1
T2
T3
T4
T1
《计算机组成原理》第四章总线与时序练习题及答案
《计算机组成原理》第四章总线与时序练习题及答案选择题目：1. 当M/IO 0=,RD 0=,WR=1时，CPU 完成的操作是（ c ）。
A. 存储器读操作B. 存储器写操作C. IO 端口读操作D. IO 端口写操作2. 8086CPU 的时钟频率为5MHz ，它的典型总线周期为（ c ）A. 200nsB. 400nsC. 800nsD. 1600ns3. 某微机最大可寻址的内存空间为16MB ，则其系统地址总线至少应有（ D）条。
A. 32B. 16C. 20D. 244. 8086的系统总线中，地址总线和数据总线分别为（ B ）位。
A. 16,16B. 20,16C. 16,8D. 20,205. 8086CPU 一个总线周期可以读（或写）的字节数为（ B ）A. 1个B. 2个C. 1个或2个D. 4个8086有16条数据总路线，一次可以传送16位二进制，即两个字节的数6. 当8086CPU 采样到READY 引脚为低电平时，CPU 将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址7. 当8086CPU读写内存的一个对准存放的字时，BHE和A0的状态为（ A ）。
A. 00B. 01C. 10D. 118. 当8086CPU采样到READY引脚为低电平时，CPU将（ B ）A. 执行停机指令B. 插入等待周期C. 执行空操作D. 重新发送地址9. 8086CPU的字数据可以存放在偶地址，也可以存放在奇地址。
下列说法正确的是（ A ）A. 堆栈指针最好指向偶地址B. 堆栈指针最好指向奇地址C. 堆栈指针只能指向偶地址D. 堆栈指针只能指向奇地址10. 8086CPU在进行对外设输出操作时，控制信号M/IO和DT/R状态必须是（D ）A. 0,0B. 0,1C. 1,0D. 1,111. 8086CPU复位时，各内部寄存器复位成初值。
复位后重新启动时，计算机将从内存的（ c ）处开始执行指令。
微机原理4章总线周期和时序PPT课件
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NMI
非屏蔽中断请求信号,边缘触发 信号,不能由软件加以屏蔽。 INTR 可屏蔽中断请求信号,高电平有效,为 电平触发信号。 BHE/S7 高8位数据总线允许/状态复用信号 为0则AD15~AD8有效 为1则AD7~AD0有效 RESET 复位信号,当其有效CPU结束当前操 作,对DS,SS,ES,IP及标志寄存器清零,将CS置 为FFFFH。于是CPU从FFFF0H开始执行程 序,FFFF0H处放有一条JMP指令,转到系统程 序入口处,进行初始化,引导到监控程序。
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4.4.2 PC/XT总线
XT总线是 IBM PC/XT 个人计算机采用 的总线。 XT总线有62根线。包括8位数据线、20 位地址线、6级中断请求线、DMA通道控 制线、动态RAM刷新控制线、时钟信号 线和电源线等。
4.4.3 ISA总线
ISA(Industrial Standard Architecture) 总线是 IBM 公司为推出 PC/AT微机而建立 的系统总线标准，多数80286、80386、 80486微机都采用这种总线.
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其它引脚： AD15～ AD0 地址/数据复用线 A19/S6,A18/S5,A17/S4,A16/S3地址/状态复用线 S6 始终为低,表示CPU当前与总线相连 S5 是中断允许标志状态位,为1允许中断 S4和S3指定那一个段寄存器正在被使用. S4 S3 含义 0 0 当前正在使用ES 0 1 当前正在使用SS 1 0 当前正在使用CS或未用 1 1 当前正在使用DS
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4.3.1 8086的读周期时序
CLK
M / IO A19~A16/S6~S3 AD15~AD0 BHE/S7 ALE
T1
PC机的总线结构和时序
PC机的总线结构和时序PC机的总线结构和时序是指计算机内部数据传输的方式和顺序。
在PC机中，总线是一种物理连接，用于连接计算机内部的各种设备，如处理器、内存、硬盘、显卡等。
总线结构和时序在计算机系统中起着至关重要的作用，决定了计算机的性能和稳定性。
本文将围绕PC机的总线结构和时序展开详细的介绍。
首先，我们来了解一下PC机的总线结构。
PC机的总线结构主要包括数据总线、地址总线和控制总线三个部分。
数据总线：数据总线用于传输计算机中的数据。
在PC机中，数据总线通常有16位、32位或64位，它决定了计算机一次可以传输多少位的数据。
数据总线连接计算机内部的各个设备，如处理器、内存、硬盘等，用于在这些设备之间进行数据的交换和传输。
地址总线：地址总线用于指示计算机中的内存或外设的地址。
在PC 机中，地址总线的位数决定了计算机的寻址能力，即计算机可以寻址的内存或外设的数量。
地址总线连接计算机的处理器和内存，通过发送地址信号来寻址内存或外设。
控制总线：控制总线用于控制计算机中各个部件的工作。
控制总线传输的是控制信号，用于指示各个设备进行相应的操作。
控制总线包括读写信号、中断信号、时钟信号等，它们通过控制总线完成对计算机的控制和管理。
除了这三种主要的总线之外，PC机的总线结构还包括扩展总线和系统总线。
扩展总线：扩展总线用于连接计算机的扩展设备，如显卡、声卡、网卡等。
扩展总线通常有ISA总线、PCI总线、AGP总线和PCI-E总线等，这些总线有不同的带宽和传输速率，用于满足不同扩展设备的需求。
系统总线：系统总线是计算机内部各个总线的集合，用于连接处理器、内存和各种设备。
系统总线通常包括前端总线（Front Side Bus）和内存总线（Memory Bus），前者连接处理器和主板上的北桥芯片，后者连接主板上的北桥和内存模块。
总线结构决定了计算机内部设备的连接方式和数据传输的能力。
一个好的总线结构应该具有高带宽、低延迟和可扩展性的特点，以满足日益增长的计算需求。
4总线与总线标准
BW =（W/8）× f/每个存取周期的时钟数
• 【例】总线时钟频率为100MHz的32位总线，若 每两个时钟周期完成一次总线存取操作，则：
•
总线带宽=32/8×100/2=200MB/s。
8088/8086总线性能
• 8088为8位数据总线；8086为16位数据总线； • 假设CPU的主时钟为10MHz，则一个时钟周期为 • T=1/f=1/(10x106)=100ns 所以，一个总线周期至少为4x100ns=400ns； • 则8086计算机的
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4.2.2 总线握手
2. 异步总线协定
常用的是全互锁异步协定。
1) 特点：
主控器和受控器采用一问一答的方式 工作。因此要求主、受控器分别要发出至 少一个控制信号，通过两者互为因果的交 替变化、一问一答来保证可靠传输。
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4.2.2 总线握手
2) 信号定时图
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4.2.2 总线握手
◆总线操作 ——在主控器（如CPU、DMAC等）控制下通过
各级总线进行的信息传送（数据读写）操作。
微机系统中的各种操作大都是总线操作。
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4.1.1 总线和总线操作
同一时刻，一套总线上只能允许在一个 主控模块或设备控制下进行信息传送。
当有多个主控模块/设备都要求使用总 线传输信息时，一方面要分时占用，另一方 面则要进行总线仲裁。
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4.2.2 总线握手
*4. 周期分裂式总线协定
——是从提高总线利用率出发提出的。
前三种协定的共同特点是： 在整个总线读/写周期中，总线一直被发出读/写命令 的主控器所控制、占用。
而实际上，并非整个操作周期中都要使用总线，进 行基本操作中的某些步骤时，总线处于空闲状态。
微处理器系统结构课件第四章总线技术知识与总线标准
总线的分类与组成
总线分类
根据传输方式，总线可分为单向总线和双向总线；根据连接设备数量，总线可 分为单总线、双总线和多总线。
总线组成
总线通常由数据线、地址线、控制线和电源线等组成，其中数据线用于传输数 据，地址线用于指定传输数据的地址，控制线用于控制数据传输的时序和方向， 电源线用于提供电能。
总线的性能指标
实时性要求
工业控制设备中的总线技 术需要满足实时性的要求， 确保数据传输的可靠性和 及时性。
可靠性
工业环境中的总线技术需 要具备较高的可靠性，能 够抵抗恶劣环境的干扰。
成本效益
在工业控制设备中应用总 线技术时，需要考虑成本 效益，选择适合的方案以 满足实际需求。
总线技术在智能家居设备中的应用
家庭网络
智能家居设备中的总线技术用于 构建家控制
通过总线技术，用户可以通过手机、 平板等设备远程控制家中的智能家 居设备。
数据共享
总线技术还可以用于实现不同智能 家居设备之间的数据共享和协同工 作。
THANKS
感谢观看
IEEE总线标准提供了多种类型的总线，如1394、USB、以太网等，广泛应用于计算 机和外部设备之间的连接。
IEEE总线标准具有开放性和通用性，使得不同厂商之间的设备可以相互连接和通信。
ISA总线标准
ISA总线标准是一种早期的总线 标准，定义了主板和扩展卡之 间的连接规范。
ISA总线标准的数据传输速率较 慢，但它的简单性和兼容性使 其在某些领域仍被使用。
总线技术用于连接计算机内部的CPU、内存、显卡、声卡等芯片 和模块，实现它们之间的数据传输和通信。
提高系统性能
通过优化总线的带宽和传输速率，总线技术能够提高计算机硬件系 统的整体性能。
PC机的总线结构和时序汇总
8088
U8 3 4 7 8 13 14 17 18 16 15 14 13 12 11 10 9 VCC 3 7 14
14.31818
AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 CLK INTR MX NMI RQ /GT0 RQ /GT1 READY RST TEST
A8 A9 A10 A11 A12 A13 A14 A15 A1LOCK Q S0 Q S1 RD
8088CPU的两种组态
最小组态：一般是单处理器系统 最大组态：一般是多处理器系统：主处理器，协处理器。 协处理器：8088CPU常用的协处理器有：数学协处理器8087； 输入/输出协处理器8089。它们都有自己的指令 系统，可以对其编制程序。
最 小
组 态
最 大
组
态
P33 MN/MX接5V 构成单处理器系统 控制信号由CPU提供 P170
16 15 14 13 12 11 10 9 19 18 33 17 31 30 22 21 23 AD0 AD1 AD2 AD3 AD4 AD5 AD6 AD7 CLK INTR MX NMI RQ /GT0 RQ /GT1 READY RST TEST A8 A9 A10 A11 A12 A13 A14 A15 A16/S3 A17/S4 A18/S5 A19/S6 S0 S1 S2 BHE LOCK Q S0 Q S1 RD 8 7 6 5 4 3 2 39 38 37 36 35 26 27 28 34 29 25 24 32
CLK PCLK READY RESET
8 2 5 10
19 18 33 17 31 30 22 21 23
U7 A1 A2 A3 A4 A5 A6 A7 A8 G DIR 74LS245 B1 B2 B3 B4 B5 B6 B7 B8 18 17 16 15 14 13 12 11
《的总线与时序》PPT课件
a
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最小模式下的主要引线
MN/MX 工作模式控制 =0（接地）：工作于最大模式； =1（接Vcc）：工作于最小模式。
a
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最小模式下的主要引线
地址总线、数据总线：
AD15～AD0：三态 地址/数据复用引脚。ALE=1时作为地址线 A16～A0，ALE=0时作为数据线D16～D0。 传送地址时为输出，传送数据时为双向。
DT/ R DEN MCE/PDEN ALE
MCE/PDEN: PIC主控级连 / IO设备数据输出控制信号 IOB=0时，PIC主控级连a；否则，用于允许I/O总线收发器16
二、8086CPU的引线及功能
a
17
a
18
二、8086CPU的引线及功能
引脚定义的方法可大致分为：
每个引脚只传送一种信息（如RD） 电平的高低代表不同的含义（如M/IO） 在不同模式下有不同的名称和定义（如WR/LOCK） 分时复用引脚（如AD15～AD0） 引脚的输入、输出分别传送不同的信息（如RQ/GT0）
P4：倍频ALU×2， FPU×2（其中一个为并行FPU） Athlon XP：ALU×6，并行FPU×3组
a
10
8086 CPU的特点
采用并行流水线工作方式： 通过设置指令预取队列（IPQ）实现
执行部件
取指部件
对内存空间实行分段管理：
将内存分段并设置地址段寄存器，以实现对 1MB空间的寻址。 支持多处理器系统：8087 FPU
MN/MX
GND
ALE 地址 锁存器
8282
数据总线 缓冲器
8286
总线 控制器
8288
aCLK
地址总线 数据总线 控制总线
总线时序控制原理
总线时序控制原理总线时序控制原理指的是在计算机系统中，通过控制总线的使用时机和工作节奏来保证各个部件之间的数据传输的正确性和稳定性。
它是计算机系统中重要的一部分，能够协调和管理各个部件的工作，从而保证计算机系统的正常运行。
在计算机系统中，各个部件之间通过总线进行数据的传输和通信。
总线是一组用于在不同部件之间传输数据的并行传输线，它由地址线、数据线和控制线组成。
地址线用于传递目的地址信息，数据线用于传递数据信息，而控制线则用于控制数据的读取和写入以及其他操作。
总线时序控制原理就是通过控制总线上的控制信号和数据传输的时钟信号，来确保各个部件按照正确的时序进行数据传输和通信。
总线时序控制原理包括两个主要方面：时钟信号和控制信号。
时钟信号是计算机系统中一个重要的时序信号，它控制着各个部件按照一定的节奏进行工作。
时钟信号以一定的频率产生，并通过总线传递给各个部件。
各个部件根据时钟信号的上升沿或下降沿进行工作的调度，从而保证数据的传输和通信能够在正确的时序下进行。
控制信号则是根据具体的操作需要，通过总线传递给各个部件的一组信号。
它包括读信号、写信号、使能信号等。
读信号用于使得目的部件读取总线上的数据，写信号用于向总线上写入数据，使能信号用于控制总线上数据的有效性。
控制信号通过总线时序控制原理的协调和管理，确保各个部件在正确的时序下进行数据的读写操作。
总线时序控制原理需要考虑的问题包括：总线周期、总线带宽、总线状态等。
总线周期指的是从时钟信号的一个上升沿到下一个上升沿的时间间隔，它决定了各个部件进行数据传输和通信的时序。
总线带宽指的是总线上能够传输的数据量，它与总线的宽度和时钟频率相关。
总线状态指的是在不同的操作中，总线上的状态变化和控制信号的变化，例如在读取数据时总线上的数据和控制信号需要保持稳定。
总线时序控制原理的设计需要考虑计算机系统的整体结构和各个部件的工作特点。
它既需要满足计算机系统的性能要求，又需要保证数据的正确性和稳定性。
第四章总线与时序
总线的层次结构
系统总线
PCI:Peripheral Component——外部设备互连。32/64 位标准总线，数据传输率132MB/s AGP:Accelerated Graphics Port——加速图形接口， 专为提高视频带宽而设计的总线规范。它是点对点连 接，连接控制芯片组和AGP显示卡，因此严格说AGP 不能称为总线，而是一种接口标准
地址锁存器 8282(两片) STB OE 数据收发器 OE 8286 T/R
地址总线
内 存
数据总线
控制总线
I/O 接口
最大模式下有关引脚的定义
•QS1、QS0 : 指令队列状态输出。
QS1 0 0 1 QS0 0 1 0 操作 无操作 从指令队列的第一字节中取走代码 队列空
1
1
除第一字节外，还取走了后续字节中的代码
T1 CLK
T2
T3
T4
总线周期
时序图 时序图:芯片/总线上有关引脚信号随时间发生变化的 关系图。 T1 T2 T3 T4 时间 CLK 有 关 引 脚 信 号 例
A19~A0 ALE D7~D0 MEMR
IBM PC/XT 总线上存储器读周期时序
时序图以时钟脉冲信号作为横坐标轴，表示时间顺序；
总线主控发出地址信号后，总线上的所有部件均 感受到该地址信号，但只有经过译码电路选中的 部件才接收主控的控制信号，并与之通信。 地址总线是单向的，即地址信号只能由总线主控 至从控。地址总线也是三态的，非主控部件不能 驱动地址总线。
总线的基本概念
数据总线
数据总线上传送数据信息，数据总线是双向的， 数据信息可由主控至从控（写），也可由从控至 主控（读）。
ALE
WR
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总线的层次结构
局部总线
用于主机内部特定子系统之间的紧密连接，设置局部 总线的目的是为了提高CPU与高带宽占用部件（如显 卡）之间的数据传输速率 PCI、VESA、AGP为局部总线
总线的层次结构
外部总线
用来提供I/O设备与系统中其他部件间的公共通信通路。 外部总线标准化程度最高，适用各种处理器。 SCSI——小型计算机系统互连 USB——通用串行总线 外部总线本质上应该算作主机与外设的接口
CPU总线实现了CPU与主存储器、Cache、控制 芯片组、以及多个CPU之间的连接，并提供了与 系统总线的接口
总线的层次结构
CPU总线
CPU总线针对具体处理器设计，因此没有统一的 规范。
总线的层次结构
系统总线
系统总线为主机系统与外围设备之间的通信通道。 在主板上，系统总线表现为与扩展插槽相连接的 一组逻辑电路和导线，所以系统总线也叫I/O通道 总线 系统总线必须有统一的标准，以便按标准设计各 类适配卡 ISA、EISA、MCA、VESA、 PCI、AGP
•HLDA : 总线保持应答输出端，CPU释放总线权。
8284A CLK
RESET READY
8088 在最小模式下的典型配置
A15~A8 S6~S3/A19~A16 AD7~AD0 ALE CLK RESET READY DEN DT/R MN/MX IO/M WR +5V RD 8088CPU HOLD HLDA INTR INTA GND NMI TEST GND SSO VCC
4.2 8088系统时序
时钟周期：由系统的主频决定，用T表示，也称为T状态，是8088 中处理动作的最小单位。 总线周期：CPU从存储器或IO端口存取一个字节所需的时间。一 个总线周期至少需要4个T状态，如外设速度跟不上CPU的速度， 则要在T3和T4之间插入一个或多个等待状态TW。 指令周期：执行一条指令所需的时间。不同的指令有不同的指令周 期。
8088 在最大模式下的典型配置
地址锁存器 8282(两片) STB 数据收发器 OE T
DT/R DEN
地址总线
P C
数据总线
+5V VCC RD QS0 QS1 LOCK TEST HIGH NMI GND
8088 CPU
8286
总
线
S0 S1 S2
MRDC 8288 MWTC ALE 总线 IORC 控制器 IOWC INTA
纵轴上是有关操作的引脚信号随时间发生变化的情况， 时序图中左边出现的事件发生在右边之前。 T1 T2 T3 T4
时间
有 关 引 脚 信 号 例
CLK A19~A0 ALE D7~D0 MEMR
IBM PC/XT 总线上存储器读周期时序
8088CPU I/O端口、存储器读周期时序图
T1 CLK IO/M A19~A16/S6~S3 A15~A8 高 IO 低M S6 ~ S3 T2 T3 T4
第四章 总线和时序
4.1 概述 4.2 IBM PC/XT系统总线与时序 4.3 ISA总线与时序 4.4 PCI总线
4.1 概述
总线的基本概念 总线是计算机中连接各部件的一组公共通信线。
1970年DEC公司PDP-11小型计算机首次采用总线技术。
总线结构的优点： •便于采用模块化结构设计方法，简化系统设计 •标准总线得到各厂商的支持，便于开发相互兼容 的硬件板卡和软件 •模块结构便于系统的扩充和升级 •便于故障诊断和维修 •…...
显 示 器
显卡
AGP 北桥 66MHz 440BX
100MHz
内存条 PCI 插槽
PCI 总线 33MHz USB
CMOS & RTC
南桥 PIIX4E
IDE1
IDE2 ISA总线 8MHz
硬盘
光驱 ISA插 槽硬件 验箱 MODEM
软驱 键盘鼠标
ROM BIOS
COM1
超级I/O
COM2
LPT1
打印机
总线的层次结构
系统总线
ISA:Industry Standard Architecture——工业标准体 系结构，16位标准总线，数据传输率8MB/s MCA:Micro Channel Architecture——微通道体系结 构， 32位标准总线，数据传输率40MB/s EISA:Extended Industry Standard Architecture—— 扩展工业标准体系结构，32位标准总线，数据传输率 33MB/s VESA:Video Electronic Standard Association——视频 电子标准协会。 VESA总线也称为VL-bus(VESA Local Bus)， 32位标准总线，数据传输率133MB/s
A19~A16
AD7~AD0
ALE RD DT/R DEN
A7 ~ A0
D7 ~ D0
8088CPU I/O端口、存储器写周期时序图
T1
CLK IO/M A19~A16/S6~S3 A15~A8 AD7~AD0 高 IO A19~A16 低M S6 ~ S3 T2
T3
T4
A7 ~ A0
D7 ~ D0
控制总线
插 槽
INTR RQ/GT0 RQ/GT1
8259A 及有关电路
GND
8088与8086的不同之处 1、8088的数据线只有AD7~AD0 8位，而8086有 AD15~AD0共16位。
2、第28脚 8088为IO/M，而8086为M/IO。
3、第34脚 8088为/SS0，而8086为BHE/S7，S7未定 义，BHE是高8位数据总线允许信号。
•MN/MX : 高电平为最小，低电平为最大模式
最小模式下第24-31引脚信号简介
•/INTA : 中断响应输出，低电平有效，连续发两个
•ALE : 地址锁存允许信号输出，高电平有效 •/DEN : 数据允许信号输出，数据总线收发器输出允 许信号，DMA时浮空。 •DT/R : 数据发送与接收信号输出端。高送，低接。 •IO/M : 为高时与I/O设备交换数据，低时与存储器 •SS0 : 系统状态信号输出端。 •HOLD : 总线保持请求信号输入端（DMA）
8088
引脚名称及定义
•VCC、GND : 电源和地
• AD7~AD0 :地址、数据复用线，双向 • A15~A8 : 地址输出，单向
• A19/S6~A16/S3 : 地址、状态复用线
S6恒为0，S5=0禁止可屏蔽中断，S5=1响应
S4 0 0 1 1 S3 0 1 0 1 当前正在使用的段寄存器 ES SS CS或未使用任何段 DS
地址锁存器 8282(两片) STB OE 数据收发器 OE 8286 T/R
地址总线
内 存
数据总线
控制总线
I/O 接口
最大模式下有关引脚的定义
•QS1、QS0 : 指令队列状态输出。
QS1 0 0 1 QS0 0 1 0 操作 无操作 从指令队列的第一字节中取走代码 队列空
1
1
除第一字节外，还取走了后续字节中的代码
•/S2、/S1、/S0 : 总线周期状态信号输出端。
•/LOCK : 总线封锁信号输出端。由LOCK指令产生。 •/RQ,/GT1、/RQ,GT0 : 总线请求信号输入/总线请求 允许信号输出端，相当于最小模式下HOLD/HLDA。
8284A CLK
RESET READY A15~A8 S6~S3/A19~A1 6 CLK AD7~AD0 RESET READY MN/MX
总线的层次结构
系统总线
PCI:Peripheral Component——外部设备互连。32/64 位标准总线，数据传输率132MB/s AGP:Accelerated Graphics Port——加速图形接口， 专为提高视频带宽而设计的总线规范。它是点对点连 接，连接控制芯片组和AGP显示卡，因此严格说AGP 不能称为总线，而是一种接口标准
总线的基本概念
控制总线
控制总线上传送一个部件对另一个部件的控制信号。 在总线上，可以控制其他部件的部件称为总线主控 或主控(bus master)，被控部件称为从控(slave)
根据不同的使用意义，有的为双向, 有的为三态， 有的非三态
总线的基本概念
地址总线
地址总线上传送地址信号，总线主控用地址信号 指定其需要访问的部件（如外设、存储器单元）。
BHE 0 A0 0 所用数据引脚 AD15~AD0 操 作 从偶地址开始读/写一个字
1
0 1
0
1 1
AD7~AD0
AD15~AD8 AD7~AD0
从偶地址或IO端口读/写一个字节
从奇地址或IO端口读写一个字节， 或从奇地址单元开始读/写一个字 第一个总线周期低8位送AD7~AD0， 第二个时将高8位送AD15~AD8
数据总线是三态的，未被地址信号选中的部件， 不驱动数据总线（其数据引脚为高阻）。
数据总线的根数称为总线的宽度。16位总线，指 其数据总线为16根。
总线的层次结构 计算机的总线系统由处于计算机系统不同层次上的若 干总线组成：CPU总线、系统总线、局部总线、外部 总线。
CPU总线
CPU、RAM、ROM、控制芯片组等芯片之间的 信号连接关系称为CPU总线，包括控制总线、地 址总线和数据总线
4.2 8088CPU与时序
IBM PC/XT微机系统以8088为CPU。8088/8086有 两种不同的模式：
最小工作模式──单处理器工作模式
最大工作模式──多处理器工作模式 8088/8086的引脚 地址总线 数据总线
控制总线
8088与8086有相同之处也有不同之处。
最大组态（最小组态） GND A14 A13 A12 8088CPU是双列直插 A11 A10 式 芯 片 ， 共 有 40 条 引 A9 脚; A8 AD7 引脚33决定工作模 AD6 AD5 式:接地， 最大模； AD4 AD3 接+5V, 最小模式 AD2 AD1 在两种模式下引脚 AD0 NMI 24~31有不同的名称和 INTR 意义 CLK GND VCC A15 A16/S3 A17/S4 A18/S5 A19/S6 (HIGH)(SSO) MN/MX RD RQ/GT0(HOLD) RQ/GT1(HLDA) LOCK(WR) S2(IO/M) S1(DT/R) S0(DEN) QS0(ALE) QS1(INTA) TEST READY RESET