数字逻辑(第六版 白中英)课后习题答案
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白中英习题库解答(总16页)--本页仅作为文档封面，使用时请直接删除即可----内页可以根据需求调整合适字体及大小--题库解答第一章习题1.比较数字计算机和模拟计算机的特点。
答：电子模拟计算机中，“模拟”就是相似的意思。
模拟计算机的特点由连续量表示，运算过程也是连续的。
数字计算机的主要特点是按位运算，并且不连续地跳动运算。
2.数字计算机如何分类分类的依据是什么答：数字计算机进一步又可分为专用计算机和通用计算机。
通用计算机又可分为巨型机、大型机、中型机、小型机、微型机、单片机。
3.数字计算机有哪些主要应用答：数字计算机的应用主要有科学计算、自动控制、测量和测试、信息处理（事务处理、管理应用）、教育和卫生、家用电气、人工智能。
4.冯.诺依曼计算机的主要设计思想是什么它包括哪些主要组成部分答：将解题的程序（指令序列）存放在存储器中称为存储程序，而控制器依据存储的程序来控制全机协调地完成计算机任务叫做程序控制，存储程序并按地址顺序招待，这就是冯.诺依曼型计算机的设计思想，也是机器自动工作的关键。
其由运算器、存储器、输入设备或输出设备、控制器组成。
5.什么是存储容量什么是单元地址什么是数据字什么是指令字答：存储器所有存储单元的总数称为存储器的存储容量。
存储器是由许多存储单元组成的，每个存储单元都有编号，称为单元地址。
由于计算机使用的信息既有指令又有数据。
如果某字处理的数据，则称为数据字。
如果某字为一条指令，则可以称为指令字。
6.什么是指令什么是程序答：运算器完成加、减、乘、除四则运算及其他一些辅助操作。
每一个基本操作就叫做一条指令。
而解算某一问题的一串指令序列，叫做该问题的计算程序，简称程序。
7.指令和数据均存放在内存中，计算机如何区分它们是指令还是数据答：其可以如下区分，取指周期中从内存读出的信息流是指令流，它流向控制器。
而从执行周期中从内存中送入内存的信息流是数据流，它由内存流向运算器，或者由运算器流向内存。
数字逻辑课本习题答案
习 题 五1. 简述时序逻辑电路与组合逻辑电路的主要区别。
解答组合逻辑电路:若逻辑电路在任何时刻产生的稳定输出值仅仅取决于该时刻各输入值的组合，而与过去的输入值无关，则称为组合逻辑电路。
组合电路具有如下特征：②信号是单向传输的，不存在任何反馈回路。
时序逻辑电路:若逻辑电路在任何时刻产生的稳定输出信号不仅与电路该时刻的输入信号有关，还与电路过去的输入信号有关，则称为时序逻辑电路。
时序逻辑○1○2 电路中包含反馈回路，通过反馈使电路功能与“时序”○3 电路的输出由电路当时的输入和状态(过去的输入)共同决定。
2. 作出与表1所示状态表对应的状态图。
表 1解答根据表1所示状态表可作出对应的状态图如图1所示。
图13.已知状态图如图2所示，输入序列为x=11010010，设初始状态为A，求状态和输出响应序列。
图 2解答状态响应序列：A A B C B B C B输出响应序列：0 0 0 0 1 0 0 14. 分析图3所示逻辑电路。
假定电路初始状态为“00”，说明该电路逻辑功能。
图 3 解答○1根据电路图可写出输出函数和激励函数表达式为 xK x,J ,x K ,xy J y xy Z 1111212=====○2 根据输出函数、激励函数表达式和JK 触发器功能表可作出状态表如表2所示，状态图如图4所示。
表2图4○3由状态图可知，该电路为“111…”序列检测器。
5. 分析图5所示同步时序逻辑电路，说明该电路功能。
图5解答○1根据电路图可写出输出函数和激励函数表达式为 )(D ,x y x D y y x Z 21112121212y x y y y y y x ⊕=+=+=○2 根据输出函数、激励函数表达式和D 触发器功能表可作出状态表如表3所示，状态图如图6所示。
表3图6○3由状态图可知，该电路是一个三进制可逆计数器(又称模3可逆计数器)，当x=0时实现加1计数，当x=1时实现减1计数。
6.分析图7所示逻辑电路，说明该电路功能。
《数字逻辑》(白中英)(第六版)习题解答教学提纲
《数字逻辑》(白中英)(第六版)习题解答《数字逻辑》（白中英）（第六版）习题解答第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.011111100 7.37479.43 1001111.0110110 117.332、将下列二进制数转换成十进制数和八进制数：二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014、一个电路有三个输入端A 、B 、C ，当其中有两个输入端为高电平时，输出X 为高电平，试列出真值表，并写出X 的逻辑表达式。
[解]： 先列出真值表，然后写出X 的逻辑表达式C AB C B A BC A X ++=5、求下列函数的值：当A,B,C 为0,1,0时： BC B A +=1 ))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,1,0时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,0,1时： BC B A +=0 ))((C B A C B A ++++=1 B C A B A )(+=06、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。
证明：所以由真值表得证。
7、证明下列等式 （1）B A B A A +=+证明：左边=B A A + =B A B B A ++)(=B A AB B A ++=B A AB AB B A +++ =B A A B B A )()(+++ =B A + =右边（2）BC AB C AB C B A ABC +=++证明：左边= C AB C B A ABC ++ = ABC C AB C B A ABC +++ =)()(C C AB B B AC +++ =AB AC + =右边（3）E CD A E D C CD A C B A A ++=++++)( 证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++ =C B A C AB C B A B A +++)( =C B C A B A ++=右边8、用布尔代数简化下列逻辑函数（1）B C CB C B A ABC A F ++++= B C CB C B A ABC A ++++=)( B C CB A ++= C B A ⊕+=（2）C B A D A B A D C AB CD B A F ++++= )D A D C AB ()C B A B A CD B A (++++= D A B A +=（3）C B ABCD D BC ABD D ABC F ++++= C B D BC ABD ABC +++= C B D B ABD ABC +++= )(C D AD AC B +++= )(D A C A B +++= D B C B AB ++=（4）C AB C B BC A AC F +++= C AB C B )BC A AC (⋅⋅+= )C B A )(C B )(BC AC (++++= )C B A )(BC ABC (+++= )BC ABC BC A (++= BC =10、用卡诺图化简下列各式 （1）C AB C B BC A AC F +++=C F =说明：卡诺图中标有0的格子代表C B BC A AC F 1++=，1F 则是标有0之外的其余格子。
数字逻辑 课后习题答案
4. 最简电路是否一定最佳？为什么？
解答
一个最简的方案并不等于一个最佳的方案。最佳方案应满足全面的性能指标 和实际应用要求。所以，在求出一个实现预定功能的最简电路之后，往往要根据 实际情况进行相应调整。
2. 数字逻辑电路具有哪些主要特点？
解答
数字逻辑电路具有如下主要特点：
● 电路的基本工作信号是二值信号。 ● 电路中的半导体器件一般都工作在开、关状态。 ● 电路结构简单、功耗低、便于集成制造和系列化生产。产品价格低
廉、使用方便、通用性好。 ● 由数字逻辑电路构成的数字系统工作速度快、精度高、功能强、可
第二章
1 假定一个电路中，指示灯 F 和开关 A、B、C 的关系为 F=(A+B)C
试画出相应电路图。 解答
电路图如图 1 所示。
图1
2 用逻辑代数的公理、定理和规则证明下列表达式：
(1) AB + AC = AB + AC (2) AB + AB + AB + AB = 1 (3) AABC = ABC + ABC + ABC
= (A + B) ⋅ (A + B) =B
( ) F = BC + D + D ⋅ B + C ⋅ (AC + B)
= BC + D + (B + C)(AC + B) = BC + D + BC(AC + B) = BC + D + AC + B = B + D + AC
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习题解答1-3：（1）（1110101）2＝（117）10＝（165）8＝（75）16 （2）（0.110101.2＝（0.828125）10＝（0.65）8＝（0.D4）16 （3）（10111.01）2＝（23.25）10＝（27.2）8＝（17.4）16 1-7：［N ］原＝1.1010；［N ］反＝1.0101；N ＝-0.1010 1-10：（1）（011010000011）8421BCD ＝（683）10＝（1010101011）2 （2）（01000101.1001）8421BCD ＝（45.9）10＝（101101.1110）2 2-4：（1）()();'()()F A C B C F A C B C =++=++（2）()()();'()()()F A B B C A CD F A B B C A CD =+++=+++ （3）[()()];'[()()]F A B C D E F G F A B C D E F G =++++=++++ 2-6：（1）F ＝A ＋B （2）F ＝1 （3）F ＝A BD +2-7：（1）F （A ，B ，C ）＝ABC ABC ABC ABC ABC ++++=∑m(0,4,5,6,7);F （A ，B ，C ）＝()()()A B C A B C A B C ++++++=∏M(1,2,3)（2）F （A ，B ，C ，D ）＝∑m(4,5,6,7,12,13,14,15);F （A ，B ，C ，D ）＝∏M(0,1,2,3,8,9,10,11) （3）F （A ，B ，C ，D ）＝∑m(0,1,2,3,4);F （A ，B ，C ，D ）＝∏M(5,6,7,8,9,10,11,12,13,14,15) 2-8：(1) F （A ，B ，C ）＝()A C BC A B C +=+（2）F （A ，B ，C ，D ）＝()()AB AC BC A B C A B C ++=++++ （3）F （A ，B ，C ，D ）＝B D B D +=+2-11：（1）F （A ，B ，C ，D ）＝A BD +, ∑d(1,3,4,5,6,8,10)=0;(2) 123(,,,)(,,,)(,,,)F A B C D BD ABCD ABCD ABDF A B C D BD ABCD ACD A CD F A B C D ABCD ABCD ABC=+++=+++=++,3-1:（1）F （A ，B ，C ）＝AC BC AC BC +=⋅F （A ，B ，C ）＝()()A C B C A C B C ++=+++（2）F （A ，B ，C ）＝∏M(3,6)＝B AC AC B AC AC ++=⋅⋅F （A ，B ，C ）＝∏M(3,6)＝()()A B C A B C A B C A B C ++++=+++++（4）F （A ，B ，C ，D ）＝AB A C BCD AB ++=F （A ，B ，C ，D ）＝0AB A C BCD A B A B ++=+=++3-3：F （A ，B ，C ）＝[()()][()()]A B C B C A C B C B C ABC ABC ABC +++⋅+++=++ 3-7：(2)根据真值表，列出逻辑函数表达式，并化简为“与非”式。
数字逻辑 白中英 (第六版)课后习题答案
第三章时序逻辑1.写出触发器的次态方程，并根据已给波形画出输出 Q 的波形。
解：1)(1= +++=+cbaQa cbQ nn2. 说明由RS触发器组成的防抖动电路的工作原理，画出对应输入输出波形解：3. 已知JK信号如图，请画出负边沿JK触发器的输出波形（设触发器的初态为0）4. 写出下图所示个触发器次态方程，指出CP 脉冲到来时，触发器置“1”的条件。
解：（1）B A B A D+=，若使触发器置“1”，则A 、B 取值相异。
（2）D C B A K J ⊕⊕⊕==，若使触发器置“1”，则A 、B 、C 、D 取值为奇数个1。
5.写出各触发器的次态方程，并按所给的CP 信号，画出各触发器的输出波形（设初态为0）解：6. 设计实现8位数据的串行→并行转换器。
CP QA QB QC QD QE QF QG QH0 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 2 D0 1 0 0 0 0 0 0 3 D1 D0 1 0 0 0 0 0 4 D2 D1 D0 1 0 0 0 0 5 D3 D2 D1 D0 1 0 0 0 6 D4 D3 D2 D1 D0 1 0 0 7 D5 D4 D3 D2 D1 D0 1 0 8 D6 D5 D4 D3 D2 D1 D0 1 9 D7 D6 D5 D4 D3 D2 D1 D07. 分析下图所示同步计数电路解：先写出激励方程，然后求得状态方程n n n n n nn n n Q Q Q Q Q Q Q Q Q 131211112213+===+++状态图如下：该计数器是循环码五进制计数器，可以自启动。
8. 作出状态转移表和状态图，确定其输出序列。
解：求得状态方程如下n n n n n n n Q Q Q Q Q Q Q 3211112213===+++故输出序列为：000119. 用D 触发器构成按循环码(000→001→011→111→101→100→000)规律工作的六进制同步计数器解：先列出真值表，然后求得激励方程化简得：nn n n n n n n n n nnQ Q Q Q Q Q Q Q Q Q Q Q Z 12102110211202+==+==+++nnn nnn nnnn QQ Q D QQ Q D QQ Q Q D 121211121122+====+==+++逻辑电路图如下：10. 用D 触发器设计3位二进制加法计数器，并画出波形图。
白中英版数字逻辑第二章答案
第二章组合逻辑1.分析图中所示的逻辑电路，写出表达式并进行化简F = AB BABCCABC=SB + Ac + BC + EC= AB + BC + BC2.分析下图所示逻辑电路，其中S3、S2、Sl> SO为控制输入端，列出真值表, 说明F与A、B的关系。
F二F I F2=A+BS°+BS|3・分析下图所示逻辑电路，列出真值表，说明其逻辑功能。
解：,1=ABC + ABC + ABC + BC = ABC + ABC + ABC 真值表如下：ABC F0 0 000 0 110 1 010 1 101 0 001 0 101 1 001 1 11当BHC 时，FXA当B=C=1 时，F1=A当B=C=O 时，F1=OP2= 48 + BC + AC = AB + BC + AC 真值表如下：ABC F0 0 0•)0 0 100 1 000 1 111 0 001 0 111 1 0I1 1 11当A、B、C三个变量中有两个及两个以上同时为〃T时，F2 = l o4•图所示为数据总线上的一种判零电路，写出F的逻辑表达式，说明该电路的逻辑功能。
解：F=A0A\A2A3 + A4A5A6A7 + ASA9A\0A11 + A\2A\3A14A15 只有当变量A0~A15全为0时，F = l：否则，F = 0oB此，电路的功能是判断变量是否全部为逻辑“0”。
5.分析下图所示逻辑电路，列岀真值表，说明其逻辑功能解：F = Al A0X0 + A\A0X 1 + A1A0X2 + A1A0X3 真值表如下：因此，这是一个四选一的选择器。
6.下图所示为两种十进制数代码转换器，输入为余三码，输出为什么代码A B C D W X Y Z0 0 11 0 0 0 00 10 0 0 0 0 10 10 1 0 0 100 110 0 0 110 111 0 10 010 0 0 0 10 1W= AB+ACD 10 0 1 0 110X = EC+BD+BCD 10 10 0 111Y = CD+CD 10 11 10 0 0Z=D 1100 10 0 1这是一个杀三码至8421 BCD码转换的电路7.下图是一个受M控制的4位二进制码和格雷码的相互转换电路。
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第四章习题答案1.设计4个寄存器堆。
解：2. 设计具有4个寄存器的队列。
解：3．设计具有4个寄存器的堆栈解：可用具有左移、右移的移位寄存器构成堆栈。
4．SRAM、DRAM的区别解：DRAM表示动态随机存取存储器，其基本存储单元是一个晶体管和一个电容器，是一种以电荷形式进行存储的半导体存储器，充满电荷的电容器代表逻辑“1”，“空”的电容器代表逻辑“0”。
数据存储在电容器中，电容存储的电荷一般是会慢慢泄漏的，因此内存需要不时地刷新。
电容需要电流进行充电，而电流充电的过程也是需要一定时间的，一般是0.2-0.18微秒（由于内存工作环境所限制，不可能无限制的提高电流的强度），在这个充电的过程中内存是不能被访问的。
DRAM拥有更高的密度，常常用于PC中的主存储器。
SRAM是静态的，存储单元由4个晶体管和两个电阻器构成，只要供电它就会保持一个值，没有刷新周期，因此SRAM 比DRAM要快。
SRAM常常用于高速缓冲存储器，因为它有更高的速率；5. 为什么DRAM采用行选通和列选通解：DRAM存储器读/写周期时，在行选通信号RAS有效下输入行地址，在列选通信号CAS有效下输入列地址。
如果是读周期，此位组内容被读出；如果是写周期，将总线上数据写入此位组。
由于DRAM需要不断刷新，最常用的是“只有行地址有效”的方法，按照这种方法，刷新时，是在RAS有效下输入刷新地址，存储体的列地址无效，一次选中存储体中的一行进行刷新。
每当一个行地址信号RAS有效选中某一行时，该行的所有存储体单元进行刷新。
6. 用ROM实现二进制码到余3码转换解：真值表如下：8421码余三码B B2B1 B0G G2G 1G00 0 0 00 0 0 10 0 1 00 0 1 10 1 0 00 1 00 0 1 10 1 0 00 1 0 10 1 1 00 1 1 11 0 03310 1 1 00 1 1 11 0 0 01 0 0 1 01 0 0 11 0 1 01 0 1 11 1 0 0最小项表达式为：G=∑)9,8,7,6,5(G2=∑)9,4,3,2,1(G1=∑)8,7,4,3,0(G0=∑)8,6,4,2,0(阵列图为：7. 用ROM实现8位二进制码到8421码转换解：输入为8位二进制数，输出为3位BCD码，12位二进制数，所以，所需ROM的容量为：28*12=30728.ROM、EPROM和EEPROM的区别解：ROM 指的是“只读存储器”，即Read-Only Memory。
《数字逻辑》[白中英][第六版]习题解答
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《数字逻辑》（白中英）（第六版）习题解答第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 1001111011 11737.493 111.011111100 7.37479.43 1001111.0110110 117.332、将下列二进制数转换成十进制数和八进制数：二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014、一个电路有三个输入端A、B、C，当其中有两个输入端为高电平时，输出X为高电平，试列出真值表，并写出X 的逻辑表达式。
[解]： 先列出真值表，然后写出X 的逻辑表达式A B C X 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 10 0 0 1 0 1 1 0C AB C B A BC A X ++=5、求下列函数的值：当A,B,C 为0,1,0时： BC B A +=1))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,1,0时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,0,1时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=06、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。
数字逻辑第6章习题参考解答
第6章习题参考解答6-3 画出74x27三输入或非门的德摩根等效符号。
解：图形如下6-10 在图X6.9电路中采用74AHCT00替换74LS00，利用表6-2的信息，确定从输入端到输出端的最大时间延迟。
解：该图中从输入到输出需要经过6个NAND2；每个NAND2（74AHCT00）的最大时间延迟为9 ns；所以从输入端到输出端的最大时间延迟为：54 ns。
6-31 BUT门的可能定义是：“如果A1和B1为1，但A2或B2为0，则Y1为1；Y2的定义是对称的。
”写出真值表并找出BUT门输出的最小“积之和”表达式。
画出用反相门电路实现该表达式的逻辑图，假设只有未取反的输入可用。
你可以从74x00、04、10、20、30组件中选用门电路。
解：真值表如下A1 B1 A2 B2 Y1 Y2 A1 B1 A2 B2 Y1 Y20 0 0 0 0 0 1 0 0 0 0 00 0 0 1 0 0 1 0 0 1 0 00 0 1 0 0 0 1 0 1 0 0 00 0 1 1 0 1 1 0 1 1 0 10 1 0 0 0 0 1 1 0 0 1 00 1 0 1 0 0 1 1 0 1 1 00 1 1 0 0 0 1 1 1 0 1 00 1 1 1 0 1 1 1 1 1 0 0利用卡诺图进行化简，可以得到最小积之和表达式为Y1=A1·B1·A2’+A1·B1·B2’ Y2=A1’·A2·B2+B1’·A2·B2Y 2采用74x04得到各反相器 采用74x10得到3输入与非 采用74x00得到2输入与非 实现的逻辑图如下：6-32 做出练习题6-31定义的BUT 门的CMOS 门级设计，可以采用各种反相门逻辑的组合（不一定是二级“积之和”），要求使用的晶体管数目最少，写出输出表达式并画出逻辑图。
解：CMOS 反相门的晶体管用量为基本单元输入端数量的2倍；对6-31的函数式进行变换：()()()()'2211'2'211'211'2111B A B A B A B A B B A A B A Y ⋅⋅⋅=+⋅⋅=⋅⋅+⋅⋅= ()()()()'1122'1'122'122'1222B A B A B A B A B B A A B A Y ⋅⋅⋅=+⋅⋅=⋅⋅+⋅⋅= 利用圈-圈逻辑设计，可以得到下列结构：()()()'''22'111B A B A Y ⋅+⋅= ()()()'''11'222B A B A Y ⋅+⋅=此结构晶体管用量为20只 （原设计中晶体管用量为40只）6-20 采用一片74x138或74x139二进制译码器和NAND 门，实现下列单输出或多数出逻辑函数。
数字逻辑(第六版 白中英)课后习题答案
第五章 习题答案1. 画出与阵列编程点解：---2. 画出或阵列编程点解：----X 1X 2X 3X 43. 与、或阵列均可编程，画出编程点。
解;1A-BB -F 324. 4变量LUT 编程解：A 0A 1A 2A 3SOP 输出5. 用VHDL 写出4输入与门解： 源代码：LIBRARY IEEE ；USE IEEE .STD_LOGIC_1164.ALL ；ENTITY and4 ISPORT (a ，b ，c ，d ：IN STD_LOGIC ；x ：OUT STD_LOGIC ）；END and4；ARCHITECTURE and4_arc OF and4 ISBEGINx ＜＝a AND b AND c AND d ；END and4_arc ；6. 用VHDL 写出4输入或门解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY or4 ISPORT (a，b，c，d：IN STD_LOGIC；x：OUT STD_LOGIC）；END or4；ARCHITECTURE or4_arc OF or4 ISBEGINx＜＝a OR b OR c OR d；END or4_arc；7.用VHDL写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (a，b，c，d，e，f：IN STD_LOGIC；x：OUT STD_LOGIC）；END sop；ARCHITECTURE sop_arc OF sop ISBEGINx＜＝(a AND b) OR (c AND d) OR (e AND f)；END sop_arc；8.用VHDL写出布尔表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY boolean ISPORT (a，b，c：IN STD_LOGIC；f：OUT STD_LOGIC）；END boolean；ARCHITECTURE boolean_arc OF boolean ISBEGINf＜＝(a OR (NOT b) OR c) AND (a OR b OR (NOT c)) AND ((NOT a) OR (NOT b) OR (NOT c))；END boolean_arc；9.用VHDL结构法写出SOP表达式解：源代码：――三输入与非门的逻辑描述LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY nand3 ISPORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END nand3；ARCHITECTURE nand3_arc OF nand3 ISBEGINx＜＝NOT (a AND b AND c)；END nand3_arc；――顶层结构描述文件LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISCOMPONENT nand3PORT (a，b，c：IN STD_LOGIC；x：OUT STD_LOGIC）；END COMPONENT；SIGNAL out1，out2，out3：STD_LOGIC；BEGINu1：nand3 PORT MAP (in1，in2，in3，out1)；u2：nand3 PORT MAP (in4，in5，in6，out2)；u3：nand3 PORT MAP (in7，in8，in9，out3)；u4：nand3 PORT MAP (out1，out2，out3，out4)；END sop；10.用VHDL数据流法写出SOP表达式解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY sop ISPORT (in1，in2，in3，in4，in5，in6，in7，in8，in9：IN STD_LOGIC；out4：OUT STD_LOGIC)；END sop；ARCHITECTURE sop_arc OF sop ISBEGINout4＜＝(in1 AND in2 AND in3) OR (in4 AND in5 AND in6 ) OR (in7 AND in8 AND in9)；END sop_arc；13.用VHDL设计3－8译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY decoder_3_to_8 ISPORT（a，b，c，g1，g2a，g2b：IN STD_LOGIC；y：OUT STD_LOGIC _VECTOR（7 downto 0））；END decoder_3_to_8；ARCHITECTURE rt1 OF decoder_3_to_8 ISSIGNAL indata：STD_LOGIC _VECTOR（2 downto 0）；BEGINindata＜＝c & b & a；PROCESS（indata，g1，g2a，g2b）BEGINIF（g1＝′1′ AND g2a＝′0′ AND g2b＝′0′）THENCASE indata ISWHEN "000"＝＞y＜＝"11111110"；WHEN "001"＝＞y＜＝"11111101"；WHEN "010"＝＞y＜＝"11111011"；WHEN "011"＝＞y＜＝"11110111"；WHEN "100"＝＞y＜＝"11101111"；WHEN "101"＝＞y＜＝"11011111"；WHEN "110"＝＞y＜＝"10111111"；WHEN others＝＞y＜＝"01111111"；END CASE；ELSEy＜＝"11111111"；END IF；END PROCESS；END rt1；14.用VHDL设计七段显示译码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY segment7 ISPORT（xin：IN STD_LOGIC _VECTOR（3 downto 0）；lt，rbi：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（6 downto 0）；birbo：INOUT STD_LOGIC）；END segment7；ARCHITECTURE seg7448 OF segment7 ISSIGNAL sig_xin：STD_LOGIC _VECTOR（3 downto 0）；BEGINsig_xin＜＝xin；PROCESS（sig_xin，lt，rbi，birbo）BEGINIF（birbo＝′0′）THENyout＜＝"0000000"；ELSIF （lt＝′0′）THENyout＜＝"1111111"；birbo＜＝′1′；ELSIF （rbi＝′0′AND sig_xin＝"0000"）THENyout＜＝"0000000"；birbo＜＝′0′；ELSIF （rbi＝′1′ AND sig_xin＝"0000"）THENyout＜＝"1111110"；birbo＜＝′1′；ELSEbirbo＜＝′1′；CASE sig_xin ISWHEN "0001"＝＞yout＜＝"0110000"；WHEN "0010"＝＞yout＜＝"1101101"；WHEN "0011"＝＞yout＜＝"1111001"；WHEN "0100"＝＞yout＜＝"0110011"；WHEN "0101"＝＞yout＜＝"1011011"；WHEN "0110"＝＞yout＜＝"0011111"；WHEN "0111"＝＞yout＜＝"1110000"；WHEN "1000"＝＞yout＜＝"1111111"；WHEN "1001"＝＞yout＜＝"1110011"；WHEN others＝＞yout＜＝"0100011"；END CASE；END IF；END PROCESS；END seg7448；15.用VHDL设计8/3优先编码器解：源代码：LIBRARY IEEE；USE IEEE.STD_LOGIC_1164.ALL；ENTITY priorityencoder ISPORT（din：IN STD_LOGIC _VECTOR（7 downto 0）；ei：IN STD_LOGIC；yout：OUT STD_LOGIC _VECTOR（2 downto 0）；eo，gs：OUT STD_LOGIC）；END priorityencoder；ARCHITECTURE cod74148 OF priorityencoder ISBEGINPROCESS（ei，din）BEGINIF（ei＝′1′）THENyout＜＝"111"；eo＜＝′1′；gs＜＝′1′；ELSEIF(din(7)＝′0′ ) THENyout＜＝"000"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(6)＝′0′ ) THENyout ＜＝"001"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(5)＝′0′ ) THENyout＜＝"010"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(4)＝′0′ ) THENyout＜＝"011"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(3)＝′0′ ) THENyout＜＝"100"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(2)＝′0′ ) THENyout＜＝"101"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(1)＝′0′ ) THENyout＜＝"110"；eo＜＝′1′；gs＜＝′0′；ELSIF(din(0)＝′0′ ) THENyout＜＝"111"；eo＜＝′1′；gs＜＝′0′；ELSIF(din＝"11111111") THENyout＜＝"111"；eo＜＝′0′；gs＜＝′1′；END IF；END IF；END PROCESS；END cod74148；16.用VHDL设计BCD码至二进制码转换器。
数字逻辑 白中英 第六版 答案
第六章习题答案1现有D触发器组成的三个n位寄存器，需要连接起来传送数据。
当控制信号S a有效时，执行（Ra）→Rc的操作；当控制信号S b有效时，执行（R b）→R C的操作。
试写出连接电路的逻辑表达式，并画出逻辑电路图。
解：Rc = Ra·Sa·LDC + Rb·Sb·LDC2 现有D触发器组成的四个8位寄存器，要求它们之间实现数据传送，试设计连接电路。
解：BUS3 ALU的输出端一般带有一个移位器，其功能为：①ALU输出正常传送；②ALU输出左移1位（ALU i+1）传送；③ALU输出右移一位（ALU i-1）传送。
试设计移位器的逻辑电路。
解：4 一个系统有A,B两条总线，为了接收来自任何一条总线上的数据并驱动任何一条总线，需要一个总线缓冲寄存器。
请用D触发器和三态门设计一个总线缓冲寄存器。
解：5 试构造能完成下列程序操作的ASM图：（a）if X = N, then … 。
（b）if X≠N, then …, else …。
解：（c）for X from A to B, step C, do… 。
解：（d）while X = Y, do …。
解：（e）if X > N OR X < O, then …, else …。
解：6 有一个数字比较系统，它能对两个8位二进制进行比较。
其操作过程如下：先将两个8位二进制数存入寄存器A和B, 然后进行比较，最后将大数移入寄存器A中。
要求：⑴画出此系统方框图，并构造ASM流程图。
⑵设计一个计数器型控制器。
解：（1）②状态转移真值表PS NSB A B( D ) A( D )转移条件 C0 00 11 0 1 10 11 01 11 00 1无条件转移无条件转移无条件转移( A > B ) = 1A >B = 0根据 NS = PS·C 公式，激励方程表达式为：B ( D ) = BA + BA + BA·( A > B )A ( D ) = BA + BA + BA·( A >B ) = A + BA ·( A > B )③电路图④ 控制信号表达式：7. 根据题6的条件，设计一个MUX 型控制器。
《数字逻辑》白中英第六习题解答
《数字逻辑》（白中英）（第六版）习题解答第1章开关理论基础1、将下列十进制数化为二进制数和八进制数：十进制二进制八进制49 110001 6153 110101 65127 1111111 177635 11737.493 111.011111100 7.37479.43 1001111.0110110 117.332、将下列二进制数转换成十进制数和八进制数：二进制十进制八进制1010 10 12111101 61 751011100 92 1340.10011 0.59375 0.46101111 47 5701101 13 153、将下列十进制数转换成8421BCD码：1997=0001 1001 1001 011165.312=0110 0101.0011 0001 00103.1416=0011.0001 0100 0001 01100.9475=0.1001 0100 0111 01014、一个电路有三个输入端A、B、C，当其中有两个输入端为高电平时，输出X为高电平，试列出真值表，并写出X的逻辑表达式。
[解]：先列出真值表，然后写出X的逻辑表达式5、求下列函数的值：当A,B,C 为0,1,0时： BC B A +=1))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,1,0时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=1当A,B,C 为1,0,1时： BC B A +=0))((C B A C B A ++++=1 B C A B A )(+=06、用真值表证明恒等式 C B A C B A ⊕⊕=⊕⊕ 成立。
证明：所以由真值表得证。
7、证明下列等式（1）B A B A A +=+证明：左边=B A A +=B A B B A ++)(=B A AB B A ++=B A AB AB B A +++ =B A A B B A )()(+++ =B A + =右边（2）BC AB C AB C B A ABC +=++证明：左边= C AB C B A ABC ++= ABC C AB C B A ABC +++ =)()(C C AB B B AC +++ =AB AC + =右边 （3）E CD A E D C CD A C B A A ++=++++)(证明：左边=E D C CD A C B A A )(++++ =A+CD+A B C +CD E =A+CD+CD E =A+CD+E =右边（4） C B A C B A B A ++=C B C A B A ++ 证明：左边=C B A C B A B A ++ =C B A C AB C B A B A +++)( =C B C A B A ++=右边 8、用布尔代数简化下列逻辑函数 （1）B C CB C B A ABC A F ++++= （2）C B A D A B A D C AB CD B A F ++++= （3）C B ABCD D BC ABD D ABC F ++++= （4）C AB C B BC A AC F +++= 10、用卡诺图化简下列各式 （1）C AB C B BC A AC F +++=说明：卡诺图中标有0的格子代表C B BC A AC F 1++=，1F 则是标有0之外的其余格子。
数字逻辑第6章习题解答.docx
习题六6.1可编程逻辑器件有哪些主要特点？PLD作为一种通用型可编程逻辑器件，而它的逻辑功能又是由用户通过对器件编程来自行设定的。
它可以把一个数字系统集成在一•片PLD上，而不必由芯片制造厂商去设计和制作专用集成芯片。
采用PLD设计数字系统和中小规模相比具有如下特点：(1)减小系统体积：单片PLD有很高的密度，可容纳中小规模集成电路的几片到十几片。
(低密度PLD小于700门/片,高密度PLD每片达数万门,最高达25万门)。
(2)增强逻辑设计的灵活性：使用PLD器件设计的系统，可以不受标准系列器件在逻辑功能上的限制；用户可随时修改。
(3)缩短设计周期：由于可完全由用户编程，用PLD设计一个系统所需时间比传统方式大为缩短；(4)用PLD与或两级结构实现任何逻辑功能，比用中小规模器件所需的逻辑级数少。
这不仅简化了系统设计，而减少了级间延迟，提高了系统的处理速度；(5)由于PLD集成度高，测试与装配的量大大减少。
PLD可多次编程，这就使多次改变逻辑设计简单易行，从而有效地降低了成本；(6)提高系统的可靠性：用PLD器件设计的系统减少了芯片数量和印制板面积，减少相互间的连线，增加了平均寿命，提高抗干扰能力，从而增加了系统的可靠性；(7)系统貝有加密功能：多数PLD器件，如GAL或高密度可编程逻辑器件，木身具有加密功能。
设计者在设计时选屮加密项，可编程逻辑器件就被加密。
器件的逻辑功能无法被读出，有效地防止电路被抄袭。
6.2常见PLD器件有哪些主要类型？常见PLD器件根据可编程逻辑器件问世的时间，我们把PLA、PAL和GAL称为早期的可编程逻辑器件，把CPLD及FPGA称为近代的可编程逻辑器件。
也有人把它们分别称为低密度PLD和高密度PLDo6.3简述PAL和PLA在结构上的主要区别。
PAL是由可编程的与阵列、固定的或阵列和输出电路三部分组成。
冇些PAL器件中，输出电路包含触发器和从触发器输出端到与阵列的反馈线，便丁实现时序逻辑电路。
数字逻辑课后答案
F = ABC + ABC
= (A + B + C)(A + B + C )
10
1
0
1
1
F的卡诺图 的卡诺图 ABC
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第2章习题 章习题 2.8用卡诺图化简法求出最简与-或表达式和最简或-与表达式。 ⑵ F(A, B, C, D ) = BC + D + D(B + C )⋅ (AD + B) 解： 画出逻辑函数的卡诺图。 先转换成与或表达式
Y2 = B Y2 = A
EN = 1 门2、4打开 Y1 = B
A B EN Y1 Y2
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第3章习题 章习题 3.13 在图3.65(a)所示的D触发器电 路中，若输入端D的波形如图 3.66(b) 所示，试画出输出端Q的波 形（设触发器初态为0）。 解： 触发器初态为0 在CP=1期间， Qn+1=D Q CP D
F = (A + B)(A + C)(C + D )(B + D )
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第2章习题 章习题 2.9用卡诺图判断函数F(A,B,C,D)和G(A,B,C,D) 之间的关系。
F(A, B, C, D ) = BD + A D + CD + ACD G (A, B, C, D ) = BD + CD + ACD + ABD
⊕ ⊕⊕⊕ ⊕
⊕ ⊕⊕⊕ ⊕⊕
⑵ (1100110)2 = 64+32+4+2 = (102)10 = (0001 0000 0010)8421码 (1100110)2 =( 1010101 )格雷码 ?
数字逻辑参考答案
数字逻辑参考答案数字逻辑参考答案数字逻辑是计算机科学中的一个重要分支，它研究的是数字信号和数字电路的设计与实现。
在数字逻辑中，我们常常需要解决各种逻辑问题，包括逻辑运算、逻辑门电路的设计和分析等。
本文将为大家提供一些常见数字逻辑问题的参考答案，希望能对大家的学习和研究有所帮助。
1. 逻辑运算逻辑运算是数字逻辑中最基础的概念之一。
常见的逻辑运算包括与运算、或运算、非运算等。
下面是一些逻辑运算的参考答案：- 与运算（AND）：输入A和B，输出为A与B的逻辑与结果。
逻辑表达式为：C = A AND B。
- 或运算（OR）：输入A和B，输出为A与B的逻辑或结果。
逻辑表达式为：C = A OR B。
- 非运算（NOT）：输入A，输出为A的逻辑非结果。
逻辑表达式为：B = NOT A。
2. 逻辑门电路逻辑门电路是数字逻辑中常见的电路实现方式，可以用于实现各种逻辑功能。
常见的逻辑门包括与门、或门、非门等。
下面是一些逻辑门电路的参考答案：- 与门（AND Gate）：输入A和B，输出为A与B的逻辑与结果。
逻辑表达式为：C = A AND B。
可以使用两个晶体管和一个电阻来实现与门电路。
- 或门（OR Gate）：输入A和B，输出为A与B的逻辑或结果。
逻辑表达式为：C = A OR B。
可以使用两个晶体管和一个电阻来实现或门电路。
- 非门（NOT Gate）：输入A，输出为A的逻辑非结果。
逻辑表达式为：B = NOT A。
可以使用一个晶体管和一个电阻来实现非门电路。
3. 布尔代数布尔代数是数字逻辑中的一种代数系统，它由三个基本运算符（与、或、非）和一些基本规则组成。
布尔代数可以用来描述和分析逻辑运算和逻辑门电路。
下面是一些布尔代数的参考答案：- 分配律：对于任意的A、B和C，有A AND (B OR C) = (A AND B) OR (A AND C) 和 A OR (B AND C) = (A OR B) AND (A OR C)。
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第七章 A/D 转换与D/A 转换
1 ADC ：模/数转换器analogue digital converter ； DAC ：数/模转换器 digital analogue converter ； DSP ：数字信号处理器 digital signal processor 。
2.
3.
4
答：二进制编码0011来自ADC 输出，它通过丢失台阶来指示。
可能情况下，转换器的输出“3”被粘住在不活动的状态（低电平）。
5.
由电路图知，R 0是输入二进制吗最低位对应的权电阻，所以有
V
V K K V K R R K R D V R R V K R R K R R K R R o
f i i i REF
f o 0625.4)212121(2
5105代入得：
,10,5其中,22,108/,204/,402/023333
03030201-=⨯+⨯+⨯⋅ΩΩ-=Ω==Ω=⋅⋅-=Ω==Ω==Ω==∑= 6.
（1）8为D/A 转换器的最小输出电压增量，即是数字量00000001对应的模拟电压量，或数字量每增加一个单位，输出模拟电压的增加量。
输入代码01001101对应的模拟电压为： Vo ＝0.02(26+23+22+20)＝1.54 V （2）8位转换器的分辨率百分数为：
%3922.0%100121
8
=⨯-
（3）若要求D/A 转换器的精度小于0.25%，则其分辨率应小于0.5%，因此，这一8位D/A
转换器可满足系统的精度要求。
7.
（1）仅最高位接通时，R 10提供的电流为
mA V
I 11010103
10=Ω⨯=
由于最高位电阻的容差所造成的电流误差为：
A mA μ5.0%)05.0(1±=±⨯
（2）首先求最低位电阻的阻值
Ω=-⨯=M R R 12.51210101
仅最低位接通时，R1提供的电流为
A V
I μ953.11012.5106
1=Ω⨯=
最低位造成的电流误差为：
A A μμ009765.0%)5(953.1±=±⨯
对于权电阻网络的D/A 转换器，数字量的位数越多，高低位权电阻的阻值相差越大；相同容
差下，由于各电阻所在位的权值不同，所引入的误差相差也越大。
8.
∑=⨯-
=9
10
22i
i
i REF
o D V V
（1） 输出电压范围为：
REF
V 101021
2～0--
（2） V V V REF 1055121023-≈⨯-
=。