[.CMOS结构中的闩锁效应

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CMOS电路中的闩锁效应

闩锁效应的简介基于CMOS技术的集成电路，是目前大规模(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，相对于传统的双极型、NMOS和PMOS集成电路而言，其主要的优点是低功耗、较佳的噪声抑制能力、很高的输入阻抗等。

虽然CMOS电路具有以上众多优点，然而隐含于体硅CMOS(指在硅衬底上制作的CMOS)结构中的闩锁效应不但是CMOS电路的主要失效机理，也是阻碍CMOS 电路集成度提高的主要因素之一。

闩锁效应就是指CMOS器件所固有的寄生双极晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源和地之间形成低阻抗大电流的通路，导致器件无法正常工作，甚至烧毁器件的现象。

这种寄生双极晶体管存在CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。

当外来干扰噪声使某个寄生晶体管被触发导通时，就可能诱发闩锁，这种外来干扰噪声常常是随机的，如电源的浪涌脉冲、静电放电、辐射等。

闩锁效应往往发生在芯片中某一局部区域，有两种情况：一种是闩锁只发生在外围与输入、输出有关的地方，另一种是闩锁可能发生在芯片的任何地方，在使用中前一种情况遇到较多。

CMOS电路闩锁效应的形成机理寄生双极晶体管介绍带有寄生双极型晶体管的N阱CMOS结构剖面图如图1所示。

由图1可以看出，CMOS反相器结构带有纵向的PNP和横向的NPN双极型晶体管。

N阱和P衬底分别起两个作用，N阱既是纵向PNP管的基区，又是横向NPN管的集电区；同样，P衬底既是横向NPN管的基区，又是纵向PNP管的集电区。

在集电极——基极结和集电极接触之间，每个集电区都会产生电压降，它可以用一个集电极电阻来模拟。

在图1中，R S1表示从衬底接触到横向NPN管的本征基区的电阻，R S2表示T1的本征基区到T2集电区的电阻，R W1表示T2的本征基区到T1集电区的电阻，R W2表示从N阱接触到纵向PNP管T2的本征基区的电阻。

图1 N阱CMOS反相器剖面图闩锁效应的触发提取图l中寄生双极晶体管以及寄生电阻，得到如图2所示的四层正反馈PNPN结构。

闩锁效应latch up

闩锁效应（latch up）闩锁效应（latch up）是CMOS必须注意的现象，latch我认为解释为回路更合适，大家以后看到latch up就联想到在NMOS与PMOS里面的回路，其实你就懂了一半了.为什么它这么重要？因为它会导致整个芯片的失效，所以latch up是QUAL测试的一种，并且与ESD（静电防护）紧密相关。

第一部分 latch up的原理我用一句最简单的话来概括，大家只要记住这句话就行了：latch－up是PNPN的连接，本质是两个寄生双载子transisitor的连接，每一个transistor的基极（base）与集极（collector）相连，也可以反过来说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连，形成positive feedback loop（正回馈回路）,下面我分别解释。

我们先复习什么是npn，如图1，在n端加正偏压，np之间的势垒就会降低，n端电子为主要载流子，于是电子就很开心地跑到p,其中有一部分电子跑得太开心了，中间的p又不够厚，于是就到pn的交界处，这时右边的n端是逆偏压，于是就很容易就过去了。

所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。

图2清楚的表示了latch up的回路。

左边是npn，右边是pnp，图3是电路示意图。

大家可以看出，P－sub既是npn的基极，又是pnp的集极；n－well既是既是pnp的基极，又是npn的集极，所以说，每一个transistor的集极（collector）与另一个transistor的基极（base）相连。

那么电流怎么走呢？比如在P＋加5V-->电洞被从P＋推到N well-->越过n well再到p sub-->这个时候，大家注意，电洞有两条路可走，一是跑到NMOS的N＋，二是跑到旁边的Nwell，nwell比n＋深，当然更好去，所以电洞又回去了。

闩锁效应定义

什么是闩锁效应？单片机开发2009-11-29 00:03:09 阅读220 评论0 字号：大中小闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的方法就是要减小衬底和N 阱的寄生电阻，使寄生的三极管不会处于正偏状态。

静电是一种看不见的破坏力，会对电子元器件产生影响。

ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。

如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。

很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。

这就是所谓的“闩锁效应”。

在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。

在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。

这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。

当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。

这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。

闩锁效应在早期的CMOS工艺中很重要。

不过，现在已经不再是个问题了。

在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。

Latch up 的定义? Latch up 最易产生在易受外部干扰的I/O电路处, 也偶尔发生在内部电路? Latch up 是指cmos晶片中, 在电源power VDD和地线GND(VSS)之间由于寄生的PNP和NPN双极性BJT相互影响而产生的一低阻抗通路, 它的存在会使VDD和GND之间产生大电流? 随着IC制造工艺的发展, 封装密度和集成度越来越高,产生Latch up的可能性会越来越大? Latch up 产生的过度电流量可能会使芯片产生永久性的破坏, Latch up 的防范是IC Layout 的最重要措施之一Latch up 的原理分析Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate，到集电极的增益可达数十倍；Rwell 是nwell的寄生电阻；Rsub是substrate电阻。

CMOS电路结构中的闩锁效应及其防止措施研究

６０２．１２５Ｃ１
ＡｂｔａｔＤｅｌｅｃａ１ｅｌｎｔｅＯｅｍｏｒｎＯｅｓＯｔｎｅ０ＳＳａｎｓｒｃ：ＶｃｈＪｎｌｅｇｈｂｃｍｅａｄｍｒｈｒｄｒｕＣＭｃｈｇ，ｓｃｈｔａｃ — ｐｅｃｕｈｔａｔｈｕ仃ｅｔ１ｍ
ｍｇ删，ｅｉｂｌｃｇｍ佗ｗ１ｅ１蝴１ｉ
ｔｌＤ０Ｎ，ｈｈｌｓｅｈｉａ０．ｄ，ｎｏｈｎｍａｄ丘ｍｖＤｔＧＤｗｉｍａｅｃｊｎｌ０ｃ（ｍｐＶｉｎｙ１ｒｃａｉｎｅｎｓ
伍ｇｅｍｏｅｏｌｔｈｕ仟ｃｉｇｒｄｆａｃ — ｐｅｅｔｎＣＭ０ＳｓｃｕｅａｅａａｙｅＩｍｉｐｐｒｓｅｕｔⅡｅｃｎｊＯＳｏ Ⅱｅｐｕｅ０咖ｔｒＩｎｌｚｄｉｓａｅ，ａａＩｓｌ，ｌｏｄｄｎｆｒｌｍｄｃｆｌ１ｔｈｕｒｂａｎｄＴｈｎｔｅｅｃｎｉｏｓａｅａｌ１ｚｄ，ｒｄｍａｙｍｅＩｉｈｃｍｅｆ０ｙｕｅｉｎａｄａｃ —ｐａｅｏｔｉｅ．ｅｓｏｄｔｎｒＩｙｅｄｎａ１ｗｈｃＯｍｌｏｔｓｇｎｈｉａｎｓｒｌａｄｐｏｅｓｒＯｓｄｒｄ幻ｐｅｅｔａｃ — ｐＦｉａｌ，ｈｅｃｎ１ｇｅｆｈｔｈｕｒＶｎｉｎａｅｇＶｎａｅ１ｒｃｓｅｃｎｉｅｅａｒＶｎｔｈｕ．ｎｌｔｅｋｙｔｈ００ｉｓ０ｅｌｃ — ｐｐｅｅｔｒｉｅｓ１ｌｙｅｔａｏｗ．ＫｅｒｓｌｔｈｕｆｅｔＣＭ０Ｓｃｒｕｔｌｙｕｅｉｎｙｗ０ｄ：ａｃ — ｐｅｆｃ；ｉｃｉ；ｒ０ｔｓｇｄｄ

CMOS集成电路闩锁效应形成机理和对抗措施

CMOS集成电路闩锁效应形成机理和对抗措施CMOS集成电路闩锁效应（Latch-up）是在一些特定条件下，CMOS集成电路中出现的一种运行异常现象。

它会导致电路无法正常工作，甚至损坏芯片。

对于CMOS集成电路设计和制造而言，了解闩锁效应的形成机理以及对抗措施是非常重要的。

闩锁效应的形成机理主要涉及PNPN结构的象限配置，以及局部正反馈的产生。

CMOS集成电路中的PNPN结构由n型管和p型管组成，分别对应一个npn三极管和一个pnp三极管。

当其中一种条件下，比如供电电压的波动或外部干扰信号，使得pn结上的电流增大，就会激发起正反馈作用，导致三极管一直打开或闭合，形成闩锁效应。

为了对抗闩锁效应，有以下几种常见的对策：1. 提高结深度和扩散方案：通过增加pn结的深度，增加p区和n区之间的区域，减小PNPN结构的面积和容易触发的几率。

此外，改善扩散工艺，使得掺杂浓度更加均匀，有助于减小闩锁效应的发生。

2.加强电源线对地的维护：电源线是造成闩锁效应的一个重要因素。

在设计中，可以合理布局电源线，并采用多个电源接线点，增加供电的稳定性。

此外，还可以增加电容和电感器等器件，来稳定电源线上的电压。

3.降低闩锁敏感结的肖特基二极管串联电阻：闩锁效应主要定位于肖特基二极管的连接区域。

通过加大二极管连接区域的面积，可以使得串接电阻增大，从而降低闩锁效应的发生。

4.引入集成电阻：在PNPN结周围引入集成电阻，可以通过分散电流和电压，避免PNPN结同时触发。

5.添加防护电路：在CMOS集成电路中，可以添加专门的防护电路来对抗闩锁效应。

例如，引入大功率电阻，用于消除过电压激发；引入自动重置电路，用于自动恢复正常工作。

总结来说，闩锁效应是CMOS集成电路中一种可能出现的异常现象，会导致电路无法正常工作。

为了抵御闩锁效应，可以通过加强结深度和扩散方案、提高电源线对地的维护、降低闩锁敏感结的肖特基二极管串联电阻、引入集成电阻和添加防护电路等措施来降低其发生的概率。

闩锁效应latch up

所以，左边的n为射极（emmiter，发射电子），中间P为基极（base），右边n为集极(collector,收集电子嘛）理解了npn，那么pnp就好办，如图2。

图2清楚的表示了latch up的回路。

左边是npn，右边是pnp，图3是电路示意图。

闩锁效应及版图设计注意事项

闩锁效应的产生原理
NPN管
PNP管
PNPN结构
闩锁效应原理分析
In
Out
N+ P+ Rwell
P+ Q1N+ N+ Nhomakorabea+
Nwell
Q2
P- epi
P+sub
Rsub
闩锁效应的产生原理
OUT Q1
Rwell 衬底
P阱 Rsub Q2
输入信号不得超过电源电压，防止寄生三极管的发射结正偏，如果超过电源电压，应该加上限流电阻；
产生闩锁效的条件由于受噪声或外界信号影响使得两个寄生三极管的发射结处于正偏；
存在正反馈条件，即两个寄生三极管的电流放大倍数βNPNβPNP>1；
电源所提供的最大电流大于寄生PNPN结构（可控硅）导通所需要的维持电流。
工艺设计级抗闩锁措施
闩锁效应的避免措施
外延衬底：将器件制作在重掺杂衬底上的低掺杂外延层中，降低Rsub.
X 端闩如CM加锁果O限效满S流应足管电及处阻版于>来图闩实设锁现计状R，。注态即su意。可b事形项成正Q反2馈回路，一旦正反馈回路形成0，.7此V时即使R外s界u触b发信Q 号消2失，两只触体寄发管生信仍晶体号能管消保仍失持能，导保两通持导只，通寄C，M生O晶S
闩如锁果效满应足及版>图设计，注正即意常可事形工项成作正状反态馈回路，一旦正反馈回路形成，此时即使闩外界锁触效发应信的号产消生失，两只管寄处生于晶闩体管锁仍状能态保。持导通，
绝缘体硅外延结构（SOI）：在表层和衬底之间加入一层绝缘层，消除寄生PNPN结构，从根本上避免了闩锁效应。
电路应用级抗闩锁措施
闩锁效应的避免措施

CMOS集成电路闩锁效应形成机理和对抗措施

CMOS集成电路闩锁效应形成机理和对抗措施————————————————————————————————作者：————————————————————————————————日期：2目录摘要： (1)0 前言 (1)1 闩锁效应产生背景 (2)2 CMOS反相器 (2)2.1 反相器电路原理 (2)2.2反相器工艺结构 (3)3 闩锁效应基本原理 (4)3.1 闩锁效应简介 (4)3.2 闩锁效应机理研究 (4)3.3 闩锁效应触发方式 (6)4 闩锁措施研究 (6)4.1 版图级抗栓所措施 (6)4.2 工艺级抗闩锁措施 (7)4.3 电路应用级抗闩锁措施 (9)5 结论 (9)参考文献: (10)III / 13个人收集整理，勿做商业用途CMOS集成电路闩锁效应形成机理和对抗措施摘要：CMOS Scaling理论下器件特征尺寸越来越小，这使得CMOS电路结构中的闩锁效应日益突出。

闩锁是CMOS电路结构所固有的寄生效应，这种寄生的双极晶体管一旦被外界条件触发，会在电源与地之间形成大电流通路，导致器件失效。

闩锁效应已成为CMOS集成电路在实际应用中主要失效的原因之一。

本文以反相器电路为，介绍了CM0S集成电路的工艺结构；采用双端PNPN结构模型．较为详细地分析了CM0S电路闩锁效应的形成机理；给出了产生闩锁效应的必要条件与闩锁的触发方式，介绍了在电路版图级、工艺级和电路应用时如何采用各种有效的技术手段来避免、降低或消除闩锁的形成，这是CMOS集成电路得到广泛应用的根本保障。

关键词： CM0S集成电路；闩锁效应；功耗；双端pnpn结；可控硅Study on the mechanism of Latch-up effect in CMOSIC and its countermeasuresWangxinAbstract: Device channel length become more and more short under CMOS Scaling,such that latch-up effect in CMOS structure is stand out increasingly．Latch—up is a parasitic effect in CMOS circuits．Once the parasitic BJT is triggered,there will be high current from VDD to GND，which makes the chip invalidation． Latch—up phenomenon become the main reason of CMOS IC applied．Based on inverter，the structure of CMOS IC are presented ,The model of pnpn diodeis took to analyze the mechanism of Latch—up effect in CMOS IC． The necessary conditions and the trigger mode of the latch-up are given． Many means are introduced to how to avoid，decrease or eliminate the Latch—up effect in layout，technological process andcircuits application level .It guarantee the wide utilization for CMOS IC.Key words: CMOS IC；Latch—up effect；power dissipation；pnpn diode；thyristor.0 前言CMOS(Complementary Metal—Oxide—Semiconductor)集成电路是目前大规(LSI)和超大规模(VLSI)集成电路中广泛应用的一种电路结构，1963年由万雷(Wanlass)和萨支唐(Sah)提出[]1，它是将NMOS(N沟道MOS)和PMOS(P沟道MOS)组台所形成的逻辑器件.CMOS电路的主要优点是它只有在逻辑状态转换时(例如从0到1)才会产生较大的瞬态电流，而在稳定状态时只有极小的电流流过，当它应用于数字逻辑电路时，功率损耗可以大幅减少，通常只有几个纳瓦[]3,2.当每个芯片上的器件数目增多时，功率消耗变成一个主要限制因素，低功率消耗就成为1个人收集整理，勿做商业用途CMOS电路最吸引人的特色．此外，CMOS结构还有较佳的噪声抑制能力、很高的输人阻抗等特性．相对于传统的双极型、NMOS、PMOS结构的集成电路而言，其优越性是毫无疑问的，随着集成电路复杂度的增加，制造工艺技术由NMOS工艺转到了CMOS工艺对先进集成电路而言，CM0S技术是最主要的技术．实际上，在ULSI(甚大规模集成电路)电路中，唯有CMOS能胜任。

闩锁效应的概念

闩锁效应的概念
闩锁效应（Latch-up）是CMOS集成电路中的一种寄生效应，它可能导致电路失效甚至烧毁芯片。

闩锁效应的基本原理是在CMOS电路中，由于NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构，当其中一个三极管正偏时，就会构成正反馈，形成闩锁。

这种反馈会导致电流在两个管子构成的回路中不停地被放大，从而引起芯片的闩锁效应。

为了有效抑制闩锁效应，可以采取以下几种方法：
1. 降低电源电压：减少电源电压可以降低触发闩锁效应的可能性。

2. 增加衬底和源极的接触面积：这有助于降低电阻，从而减少闩锁效应的风险。

3. 使用外延层：在硅片上生长一层低掺杂的外延层，可以有效隔离衬底和N阱，防止闩锁效应的发生。

4. 优化版图设计：合理布局NMOS和PMOS晶体管，以减少它们之间的相互作用。

5. 使用保护环：在晶体管周围设置保护环，可以吸收多余的电荷，防止闩锁效应的发生。

了解闩锁效应的原理和抑制方法对于集成电路的设计和制造至关重要，以确保电路的稳定性和可靠性。

cmos电路中闩锁效应

cmos电路中闩锁效应
CMOS电路中闩锁效应是指CMOS器件所固有的寄生双极性晶体管（又称寄生可控硅，简称SCR）被触发导通，在电源与地之间形成低阻抗大电流通路，导致器件无法正常工作，甚至烧毁器件的现象。

CMOS电路的阱结构主要问题在于闩锁效应，它是由寄生的PNPN双端器件在一定的条件下形成。

闩锁效应触发方式有：①输入或输出节点的上冲或下冲的触发，使第一个双极型晶体管导通，然后再使第二个双极型晶体管导通。

当流过寄生PNPN结构的总电流达到开关转换电流时，闩锁就发生。

②当流过阱一衬底结的雪崩电流、光电流及位移电流，同时通过两个旁路电阻Rw、Rs时，旁路电阻较大的晶体管先导通。

要使闩锁发生，第二个双极型晶体管必须导通，同时通过PNPN结构的总电流必须达到开关转换电流。

CMOS闩锁效应及其预防

CMOS闩锁效应及其预防⏹在CMOS 电路中PMOS 和NMOS 经常作互补晶体管使用，它们相距很近，可以形成寄生可控硅结构，一旦满足触发条件，将使电路进入低压大电流的状态，这就是闩锁效应。

造成电路功能的混乱，使电路损坏。

产生闩锁效应的条件⏹ 1．环路电流增益大于1，即βnpn*βpnp >= 1 ；⏹ 2．两个BJT发射结均处于正偏；⏹ 3．电源提供的最大电流大于PNPN器件导通所需维持电流I H。

N阱CMOS工艺中的典型PNPN可控硅结构及其等效电路潜在的发射极(结)：⏹绿色标出区域是潜在的发射极(结)，当这些MOSFET作为I/O器件时，由于信号的大于VDD的overshoot，可能使PMOS的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是纵向寄生PNP BJT的发射结)正偏而发射空穴到N阱中，接着在N阱和衬底的PN 结内建电场的驱动下，漂移进入P衬底，最终可能被横向寄生NPN BJT吸收而形成强耦合进入latch状态；同理，由于信号的小于GND的undershoot，可能使NMOS 的源/衬结、漏/衬结和沟道中感应的纵向PN结(这些都是横向寄生NPN BJT 的发射结)正偏而发射电子到P衬底中，接着在N阱和衬底的PN结内建电场的驱动下，漂移进入N阱，最终可能被纵向寄生PNP BJT吸收而形成强耦合进入latch状态。

另外还有两种情形可能向衬底或N阱注入少数载流子，一，热载流子效应；二，ESD 保护，前者可采用加大沟道长度的方法解决，后者可采用在版图中追加少数载流子保护环的方法来解决。

预防措施-一、工艺技术预防措施为了有效地降低βnpn和βpnp，提高抗自锁的能力，要注意扩散浓度的控制。

对于横向寄生PNP管，保护环是其基区的一部分，施以重掺杂可降低其βpnp ；对于纵向寄生NPN管，工艺上降低其βnpn有效的办法是采用深阱扩散，来增加基区宽度。

此外，为了降低Rw，可采用倒转阱结构，即阱的纵向杂质分布与一般扩散法相反，高浓度区在阱底；为了降低Rs，可采用N+_si上外延N-作为衬底，实验证明用此衬底制作的CMOS电路具有很高的抗自锁能力。

[.CMOS结构中的闩锁效应

设计与制造CMOS结构中的闩锁效应陈　欣1,陈婷婷2(1.上海智芯科技有限公司,上海　200233;2.无锡华晶上华半导体有限公司,无锡　214061)摘　要:　本文较为详细地阐述了体硅CMOS结构中的闩锁效应,分析了CMOS结构中的闩锁效应的起因,提取了用于分析闩锁效应的集总组件模型,给出了产生闩锁效应的必要条件与闩锁的触发方式。

通过分析表明,只要让CMOS电路工作在安全区,闩锁效应是可以避免的,这可以通过版图设计规则和工艺技术,或者两者相结合的各种措施来实现。

本文最后给出了防止闩锁效应的关键设计技术。

关键词:　闩锁效应;寄生双极型晶体管;集总组件模型;版图设计中图分类号:TN402 文献标识码:A 文章编号:1008-0147(2003)06-19-03Latch-up in CMOS CircuitsCHEN Xin1,CHEN Ting-ting2(1.I P Core Technologies(S hanghai)Co.L td.,S hanghai,200233,China;2.W uxi CS M C-HJ Com pany L imited,W uxi Jiangsu,214061,China)Abstract:This paper reports that the latch-up occurred in CMOS circuit structure,which is made on silicon substrate.The reasons are analyzed;the lumped component model,which is used for analyzing the latch-up,is extracted,and the necessary conditions and the trigger mode of the latch-up are given.It is also indicated,based on analysis,that the latch -up may be avoided if CMOS circuits work in safe section,and it can be realized by taking all kinds of measures,such as adjusting the layout design rules,or the process,or adjusting the both.Finally,the key design technologies of how to pre2 vent the latch-up are given as well.K eyw ords:Latch-up;Parasitical bipolar transistor;Lumped component model;Layout design1　引言由于NMOS集成电路和双极型集成电路的功耗电流大,封装密度受到了很大限制,因此CMOS集成电路得到了迅速的发展。

闩锁效应

闩锁效应闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

闩锁效应是CMOS工艺所特有的寄生效应，严重会导致电路的失效，甚至烧毁芯片。

闩锁效应是由NMOS的有源区、P衬底、N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。

避免闩锁的方法就是要减小衬底和N阱的寄生电阻，使寄生的三极管不会处于正偏状态。

静电是一种看不见的坏力，会对电子元器件产生影响。

ESD 和相关的电压瞬变都会引起闩锁效应（latch-up）是半导体器件失效的主要原因之一。

如果有一个强电场施加在器件结构中的氧化物薄膜上，则该氧化物薄膜就会因介质击穿而损坏。

很细的金属化迹线会由于大电流而损坏，并会由于浪涌电流造成的过热而形成开路。

这就是所谓的“闩锁效应”。

在闩锁情况下，器件在电源与地之间形成短路，造成大电流、EOS（电过载）和器件损坏。

MOS工艺含有许多内在的双极型晶体管。

在CMOS工艺下，阱与衬底结合会导致寄生的n-p-n-p结构。

这些结构会导致VDD和VSS线的短路，从而通常会破坏芯片，或者引起系统错误。

例如，在n阱结构中，n-p-n-p结构是由NMOS的源，p衬底，n阱和PMOS的源构成的。

当两个双极型晶体管之一前向偏置时（例如由于流经阱或衬底的电流引起），会引起另一个晶体管的基极电流增加。

这个正反馈将不断地引起电流增加，直到电路出故障，或者烧掉。

可以通过提供大量的阱和衬底接触来避免闩锁效应。

闩锁效应在早期的CMOS工艺中很重要。

不过，现在已经不再是个问题了。

在近些年，工艺的改进和设计的优化已经消除了闩锁的危险。

原理分析：Q1为一垂直式PNP BJT, 基极(base)是nwell, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT ，基极为P substrate ，到集电极的增益可达数十倍；Rwell 是nwell 的寄生电阻；Rsub 是substrate 电阻。

CMOS集成电路闩锁效应形成机理和对抗措施

CMOS集成电路闩锁效应形成机理和对抗措施闩锁效应（latch-up effect）是CMOS集成电路中一种特殊的失效现象，会导致电路不稳定，甚至损坏。

本文将详细介绍闩锁效应的形成机理以及常见的对抗措施。

闩锁效应的形成机理主要涉及PN结的二极管效应和NPN/PNP双极晶体管的耦合效应。

在CMOS集成电路中，NMOS和PMOS晶体管的衬底(substrate)被用作补偿电源，作为N-Well和P-Well的共享基底。

当电源或信号引脚电压突然变化时，如果电源和/或输入信号在特定的电压和时间范围内达到一定临界点，会导致PN结形成二极管，在共享基底上产生电流。

这个电流可以使NPN和/或PNP双极晶体管进入饱和区，形成一对互相放大的PNP-NPN耦合结构。

该耦合结构会导致电流过大，电源过压，从而引起电路失效。

为了对抗闩锁效应，以下是一些常见的对抗措施：1.增加电源和输入信号的抗干扰能力：通过提高电源和输入信号的电压和电流噪声容忍度，减小电源和输入信号突变的可能性。

例如，可以使用滤波器来去除电源和输入信号的高频噪声。

2.增加抵抗和电感：通过在电路中加入适当的电阻和电感元件，可以减小电流过大的可能性，并提高电路的稳定性。

这些元件可以吸收和分散电流脉冲，减少电路失衡的可能性。

3.改善布局设计：通过合理的物理布局设计，将敏感的电源和输入信号线与噪声源相互分离，减少耦合效应的发生。

合理设计信号引脚和电源引脚之间的距离和对地绝缘可以有效地降低耦合效应。

4.加入保护回路：在电路中添加专门的保护回路，监测电源和输入信号的变化，及时产生控制信号进行干预，防止闩锁效应的发生。

例如，可以使用过压保护电路来监测电源电压，当电压过高时，自动切断电源。

5.提高工艺制程：对于CMOS集成电路的制程工艺，通过优化和改进，降低晶体管的漏电流和基底电流，减小闩锁效应的发生概率。

例如，可以控制硅衬底的掺杂浓度，减小串扰效应。

总之，闩锁效应是CMOS集成电路中一种常见的失效现象，会导致电路不稳定和损坏。

CMOS电路结构中的闩锁效应及其防止措施

西安理工大学研究生课程论文/研究报告课程名称：器件可靠性与失效分析课程代号：050114任课教师：王彩琳题目：CMOS电路结构中的闩锁效应及其防止措施完成日期：2012 年 3月15日学科：电子科学与技术学号：1108090479姓名：孟照伟成绩：2012 年CMOS电路结构中的闩锁效应及其防止措施由于NMOS集成电路和双极型集成电路的功耗电流大，封装密度受到了很大限制，因此CMOS集成电路得到了迅速的发展。

CMOS集成电路具有功耗低、噪声容限大的优点，在给定的封装内可容纳更多的电路，目前CMOS集成电路已经成为数字电路、模拟电路以及同一芯片上构成数字、模拟组合电路的首选技术。

在当今CMOS成为VLSI关键工艺的同时，CMOS结构中的闩锁效应，则成为至关重要的问题。

随着器件尺寸的不断缩小，这个问题更加突出[1]。

闩锁效应[2](Latch—up)又称闭锁、自锁、闸流效应，这种效应是CMOS电路中固有的。

是指由于电路的输入端或输出端输入外来的噪声电压，而导致CMOS 电路结构中存在着固有的寄生双极型NPN和PNP晶体管形成晶闸管导通，所引起的从电源到地之间流过大电流的现象。

这种骤然增大的电流会将电路烧毁。

随着CMOS工艺尺寸的按比例缩小和电路延迟时间的缩短，各种引起激活的因素将会逐渐增强。

如何从加工工艺和版图设计上采取措施防止和避免闩锁效应成为至关重要的问题。

因此研究CMOS电路结构中的闩锁效应及其防止措施对于CMOS集成电路的可靠性有着十分重要的作用。

1 闩锁效应形成机理以P阱CMOS反相器为例，分析闩锁效应的产生机理[3-4]，图1是CMOS反相器的剖面图。

从图1中我们可以看出，在形成CMOS反相器结构的同时，也不可避免地产生了由寄生双极晶体管构成的PNPN器件，即可控硅(SCR)，该可控硅器件由两个横向的PNP双极型晶体管和两个纵向的NPN双极型晶体管组成，即P 沟道MOSFET的源(漏)极、N型衬底以及P阱分别为横向PNP双极晶体管LT1(LT2)的发射极、基极和集电极；N沟道MOSFET的漏(源)极、P阱及N型衬底分别为纵向NPN双极晶体管VT1(VT2)的发射极、基极及集电极，这种寄生的纵向NPN晶体管和横向的PNP晶体管通过P阱和共同的衬底耦合。

CMOS闩锁效应

1 闩锁效应闩锁效应是指CMOS 器件所固有的寄生双极晶体管被触发导通，在电源和地之间存在一个低阻通路，大电流，导致电路无法正常工作，甚至烧毁电路2 闩锁效应机理2.1 器件级别上图1 CMOS 结构图如图1所示，CMOS 发生闩锁效应时，其中的NMOS 的有源区、P 衬底、N 阱、PMOS 的有源区构成一个n-p-n-p 的结构，即寄生晶体管，本质是寄生的两个双极晶体管的连接。

P 衬是NPN 的基极，也是PNP 的集电极，也就是NPN 的基极和PNP 的集电极是连着的；N 阱既是PNP 的基极，也是NPN 的集电极。

再因为P 衬底和N 阱带有一定的电阻，分别用R1和R2来表示。

当N 阱或者衬底上的电流足够大，使得R1或R2上的压降为0.7V ，就会是Q1或者Q2开启。

例如Q1开启，它会提供足够大的电流给R2，使得R2上的压降也达到0.7V ，这样R2也会开启，同时，又反馈电流提供给Q1，形成恶性循环，最后导致大部分的电流从VDD 直接通过寄生晶体管到GND ，而不是通过MOSFET 的沟道，这样栅压就不能控制电流1。

2.2 集总元件上图1中的寄生晶体管连接关系可以用集总元件来表示，如图2所示，其结构实际上是一个双端PNPN 结结构，如果再加上控制栅极，就组成门极触发的闸流管。

该结构具有如图3所示的负阻特性，该现象就称为闩锁效应（闩锁本是闸流管的专有名词）。

即双端PNPN 结在正向偏置条件下，器件开始处于正向阻断状态，当电压达到转折电压BF V 时，器件会经过负阻区由阻断状态进入导通状态．这种状态的转换，可以由电压触发(g I =0)，也可以由门极电流触发(g I ≠O)。

门极触发大大降低了正向转折电压。

个条件。

在浓度上，由前面的论述可知，R 越小，越不容易发生闩锁效应，所以重掺杂可有效的减小闩锁效应的发生。

3.2 器件的结构SOI 结构有效的阻止了电子和空穴从源到地之间的通路，能从根本上消除闩锁的发生。

“闩锁效应”与“热插拔”

“闩锁效应”与“热插拔”闩锁（Latch-up）闩锁就是指CMOS器件所固有的寄生可控硅（SCR）被触发导通，在电源与地之间形成低阻抗大电流通路的现象。

这种寄生SCR结构存在于CMOS器件内的各个部分，包括输入端、输出端、内部反相器等。

当在电源端、输入端或输出端有较强的浪涌冲击时，就可能触发这些可控硅，产生闩锁。

当闩锁电流达到一定强度持续一段时间，就可能造成器件的永久性损坏。

闩锁产生机理图1表示一个简单的P阱CMOS结构，很显然，这种结构存在寄生的NPN和PNP晶体管，寄生NPN晶体管是纵向结构，其发射区是n+扩散区，基区是p阱，集电区是n型衬底。

寄生PNP晶体管是横向结构，其发射区是p+扩散区，基区是n型衬底，集电区是p阱。

图2是寄生双极晶体管构成的等效电路，n型衬底和p阱本身存在体电阻，分别以R1和R2表示。

R1跨接在VDD与PNP管的基极之间，R2则跨接在NPN管的基极与VSS之间。

在正常工作状态下，这种寄生的PNPN四层结构处于截止状态，不会产生异常电流。

但是在某种外部条件的触发下，例如图2中的D1端的正尖峰电压高于VDD或者D2端的负尖峰电压低于VSS，这种PNPN四层正反馈结构就可能产生类似于可控硅的触发导通。

此时，即使外部触发条件消失，导通电流仍然会维持，这种现象就是所谓有闩锁效应，也称为寄生可控硅效应。

由图可知，减小R1与R2可以提高CMOS电路的抗闩锁能力。

因此在很多CMOS工艺中在P阱四周加上接VSS的p+扩散保护环，在PMOS管的四周加上接VDD的n+扩散保护环，如图1所示，并且在保护环上尽可能多开些金属引线孔，用金属互连线将保护环短接，以减小R1与R2，这样即可有效地防止闩锁效应。

图1：P阱CMOS结构图2：P阱CMOS PNPN四层结构等效电路闩锁（Latch-up）的触发条件触发条件为CMOS电路的输入输出脚或电源地脚上出现一定的电流VLU或电压VLU。

很多CMOS器件的Datasheet里都标明允许施加在输入端的电压在VDD+0.3V与VSS-0.3V之间，超过这个值就可能会引发闩锁。

闩锁效应 (1)

The end
发生闩锁效应的条件
CMOS电路要发生闩锁效应需满足下面4个条件：（1）. 电路能够进行开关转换，相关的PNPN结构回路增益必须大于1；（2）寄生双极晶体管的发射极－基极处于正向偏置。最初仅一个晶体管处于正偏，当电流注入后，引起另一个晶体管的发射极－基极处于正向偏置；（3）电流的电源能够提供足够高的电压，其数值大于或等于维持电压；（4）触发源能保持足够长的时间，使器件进入闩锁状态。
工艺技术措施
A. 减小材料的少数载流子寿命如采用金扩散， B. 建立基区的减速场建立基区减速场的一个方法是在P 阱下面加一个 P＋埋层，自建电场和脉冲外扩散减速场，可使纵向PNPN的电流增益减小了两个数量级。 C. 采用肖特基势垒源－漏极它与扩散源－漏极相比，它的发射极注入效率要小得多。
什么是闩锁效应
如图所示，闩锁效应是由NMOS 的有源区、P衬底、 N阱、PMOS的有源区构成的n-p-n-p结构产生的，当其中一个三极管正偏时，就会构成正反馈形成闩锁。
闩锁效应产生的原理

Q1为一垂直式PNP BJT,基极(base)是 nwell（阱）, 基极到集电极(collector)的增益可达数百倍；Q2是一侧面式的NPN BJT，基极为P substrate（衬底），到集电极的增益可达数十倍；Rwell是nwell 的寄生电阻；Rsub是P substrate电阻。以上四元件构成可控硅（SCR）电路，当无外界干扰未引起触发时，两个BJT处于截止状态，集电极电流是C-B的反向漏电流构成，电流增益非常小，此时闩锁效应不会产生。当其中一个BJT的集电极电流受外部干扰突然增加到一定值时，会反馈至另一个BJT，从而使两个BJT因触发而导通，VDD至GND（VSS）间形成低抗通路。之后就算外界干扰消失，由于两三极管之间形成正反馈，还是会有电源和地之间的漏电，即锁定状态。闩锁效应由此而产生。